A funcionalidade de pesquisa está em construção.
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A K-band 6-bit passive vector-modulated phase shifter with X-type attenuator controlled by nonlinear complementary voltage A KDeslocador de fase modulado vetorial passivo de banda de 6 bits com atenuador tipo X controlado por tensão complementar não linear

Guangyin Shi, Zhiqiang Li, Lu Liu, Zhiwei Dai, Zhongmao Li, Zhe Hou, Shilong Chen

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Resumo:

Esta carta apresenta um deslocador de fase modulado vetorial passivo (VMPS) de 6 bits usando controle de tensão complementar não linear, que é implementado em uma tecnologia de silício sobre isolador (SOI) de 45 nm. O VMPS passivo proposto usa um acoplador baseado em transformador simplificado, compacto e de baixas perdas para gerar sinais ortogonais altamente balanceados. O controlador de amplitude é implementado com apenas quatro transistores e é controlado por tensão complementar não linear, o que melhora muito a taxa de estado disponível e a precisão do deslocador de fase. O VMPS medido atinge um erro de fase/ganho rms de 1.6°/0.35dB com apenas 0.55mm2 área de chip em 20-24GHz e sem consumo de energia.

Publicação
IEICE TRANSACTIONS on elex Volume.21 Issue.8 Pages.20240109
Data de publicação
2024/04/25
Publicitada
DOI
10.1587/elex.21.20240109
Tipo de Manuscrito
LETTER

1. Introdução

A crescente demanda por comunicações sem fio de alta taxa de dados impulsionou o desenvolvimento do sistema de comunicação de nova geração, no qual sistemas phased array são usados ​​principalmente para síntese de feixe para transmitir e receber sinais de maneira direcional e de alta potência [1] -[3].

Os deslocadores de fase geralmente podem ser divididos em topologias ativas e passivas [4], [5]. que têm suas próprias vantagens e desvantagens e geralmente precisam determinar a estrutura apropriada de acordo com a largura de banda, consumo de energia e outros indicadores do projeto. Embora os deslocadores de fase passivos representados por deslocadores de fase do tipo comutados (STPSs) [6]-[10] apresentem vantagens em linearidade e largura de banda, o grande número de comutadores e a dificuldade de casamento entre células levam à grande perda de inserção, especialmente para alta resolução. Além disso, para atingir alta precisão, é necessário aumentar o número de unidades de mudança de fase, o que requer muita indutância, aumentando ainda mais a área do chip e a perda de inserção. Os deslocadores de fase do tipo reflexivo (RTPSs) são outra estrutura comum de deslocador de fase passivo [11], [12]. Comparados aos STPSs, os RTPSs apresentam menor perda de inserção e melhoram a resolução. No entanto, o RTPS depende das cargas refletidas para obter mudança de fase, o que resulta em uma largura de banda estreita [13].

Atualmente, cada vez mais atenção está se voltando para estruturas de deslocadores de fase ativos, geralmente deslocadores de fase modulados por vetores (VMPSs) [14]-[17]. Por outro lado, o VMPS pode controlar o ganho dos sinais em fase (I) e quadratura (Q) através de amplificadores de ganho variável (VGAs) e então somar o sinal vetorial ortogonal para sintetizar ângulos de fase arbitrários [18]-[20]. Idealmente, podemos alcançar alta precisão aumentando os bits DAC, às custas do consumo de energia DC e da baixa linearidade, além da complexidade do projeto ser muito maior do que os deslocadores de fase passivos [21]-[24]. Embora o VMPS seja geralmente implementado como uma estrutura ativa, também é possível não consumir corrente substituindo VGAs por atenuadores (Fig. 1). Esta estrutura combina as vantagens dos deslocadores de fase passivos (consumo zero de energia, alta linearidade) e dos deslocadores de fase ativos (alta resolução), permitindo um desempenho de mudança de fase bidirecional quase consistente [25], [26]. Embora o VMPS passivo também traga altas perdas, pode ser facilmente compensado com um único amplificador, com pouco impacto na linearidade.

FIG. 1  Diagrama de blocos do deslocador de fase modulado por vetor passivo.

Nesta carta, é proposto um VMPS passivo com um atenuador tipo X não linear controlado por tensão complementar, que inclui um acoplador de quadratura (QC), dois conjuntos de atenuadores e um combinador/divisor de potência (PC/D). O atenuador é composto por quatro transistores em vez de vários grupos de transistores digitais, considerando precisão e perda. Para o QC e o PC/D, o modelo equivalente de linha de transmissão é adotado para reduzir a área do chip e melhorar o isolamento e o equilíbrio. O VMPS passivo proposto é controlado por tensões complementares não lineares, portanto, comparado com o controle linear típico, mais estados disponíveis são obtidos com a mesma flutuação de amplitude, melhorando assim a precisão do deslocador de fase.

2. Arquitetura e projeto de circuito

Conforme mostrado na Figura 1, o VMPS passivo é composto principalmente de três partes: QC, atenuadores tipo X e PC/D. O objetivo do QC é converter o sinal de entrada de terminação única em um sinal ortogonal de 0 e 90 graus. Dois conjuntos de atenuadores tipo X são responsáveis ​​pela ponderação do sinal ortogonal, onde o balun pode produzir sinais de fase oposta para cobrir toda a mudança de 360 ​​fases. Finalmente, o PC/D é usado para sintetizar o sinal de quadratura na fase desejada. O VMPS idealmente emite um sinal com fase \(\theta=\tan^{-1}(Q_o+I_o)\) e amplitude \(A=\sqrt{(Q_o^2+I_o^2)}\), que também funciona para transmissão reversa, portanto, o VMPS passivo pode obter desempenho consistente de mudança de fase bidirecional.

2.1 Acoplador de quadratura baseado em transformador

Normalmente, os QCs usam linhas de transmissão de um quarto de comprimento de onda como blocos de construção do circuito, com ampla largura de banda e pequena perda de inserção, em detrimento da área do chip, especialmente de baixa frequência. Portanto, modelos concentrados baseados em transformadores foram propostos para substituir linhas de transmissão nos últimos anos, como mostrado na Figura 2 (a). O QC baseado em transformador utiliza acoplamento indutivo e capacitivo para gerar um sinal ortogonal entre o acoplado (CPL \(0^\circ\)) e através de (THRU, \(-90^\circ\)) porta. \(C_{\rm g}\) é o capacitor parasita do transformador para o terra, o capacitor de compensação \(C_{\rm m}\) e indutor \(jL_{\rm c}\) formam a rede CLC tipo pi. À medida que a frequência aumenta, a amplitude do CPL aumenta e apresenta uma resposta passa-alta, enquanto a amplitude THRU diminui e apresenta uma resposta passa-baixa. Quando os parâmetros são:

\[\begin{equation*} w_0=2\pi f_0=\frac{1}{\sqrt{L(C_g+C_m)(1-k^2)}} \tag{1} \end{equation*}\]

A amplitude do CPL e THRU é igual na frequência central \(f_0\), e a fase está em conformidade com o 90\(^\circ\) propriedade ortogonal. No controle de qualidade tradicional baseado em transformador, uma pequena quantidade do sinal vaza para o solo devido ao \(C_{\rm g}\), aumentando assim a perda de inserção. Portanto, nesta carta, quatro capacitores \(C_{\rm g}\) são removidos e substituídos por capacitores \(C_{\rm m}\), então a expressão se torna:

\[\begin{equation*} w_0=2\pi f_0=\frac{1}{\sqrt{LC_m(1-k^2)}} \tag{2} \end{equation*}\]

e introduza um indutor ressonante Li para reduzir ainda mais a perda. O diagrama esquemático de CQ de baixo IL proposto é mostrado na Fig. No layout real, \(L_{\rm i}\) é projetado como uma linha de transmissão e colocado simetricamente no centro do transformador para economizar área do chip ao conectar os capacitores \(C_{\rm m}\). Na visão 3-D do QC proposto conforme mostrado na Fig. 3, as portas CPL e THRU estão no mesmo lado e as portas de entrada estão no lado oposto através de um layout inteligente, reduzindo ainda mais o consumo desnecessário de área. A área do QC proposto é de 0.036 mm2, até onde sabemos, este CQ atinge a área e o erro mínimos entre trabalhos semelhantes na literatura. Além disso, esse design evita os efeitos do parasitismo no solo, e o layout altamente simétrico traz maior equilíbrio na banda de frequência operacional.

FIG. 2  O esquema de (a) o controle de qualidade convencional e (b) o QC baseado em transformador aprimorado.

FIG. 3  A visualização do layout 3D do CQ proposto.

2.2 Combinador/divisor de potência

Semelhante ao QC, o modelo concentrado também é usado no PC/D para substituir o \(\lambda/4\) linha de transmissão. A Fig. 4 mostra um Wilkinson PC/D compacto, de baixo IL e de banda larga de vários estágios, que usa 2 seções \(\lambda/8\) Redes LC em série para formar \(\lambda/4\) e fundir os indutores L e o capacitor \(C_{\rm 3}\) na porta diferencial, respectivamente. O layout é perfeitamente simétrico, conseguindo assim um equilíbrio amplitude/fase extremamente alto.

FIG. 4  O esquema e layout do PC/D proposto.

2.3 Atenuador tipo X com controle de tensão complementar não linear

O atenuador tipo X é o núcleo do VMPS passivo [27], que consiste em quatro transistores (Fig. 5 (a)) em vez de um conjunto de transistores digitais, reduzindo assim a perda ao mesmo tempo com alta resolução. Transistores \(M_\text{1-4}\) pode ser equivalente a resistores variáveis \(R_{\rm p1,2}\) sob o controle da tensão \(V_{1,2}\):

\[\begin{equation*} R_{p1,2}=\frac{L}{\left(\mu _{n}C_{ox}W\left(V_{1,2}-V_{th}\right)\right)} \tag{3} \end{equation*}\]

FIG. 5  (a) Esquema do atenuador tipo X proposto. (b) Modelo equivalente de transistores e atenuador tipo X.

A soma de \(V_1\) e \(V_2\) é constante, que é 2.5 V neste projeto. Supondo que o indutor \(L_{\rm p}\) no balun de entrada/saída pode ressoar com a capacitância parasita do transistor \(C_{\rm p}\), então os transistores podem ser considerados como resistências puras (Fig. 5 (b)). Quando a impedância de entrada/saída é \(Z_0\), o parâmetro S do atenuador tipo X pode ser simplesmente expresso como:

\[\begin{align} S_{11}&=S_{22}=\frac{R_1R_2-Z_0}{\left(R_1+Z_0\right)\left(R_2+Z_0\right)} \tag{4} \\ S_{21}&=S_{12}=\frac{\left(R_2-R_1\right)Z_0}{\left(R_1+Z_0\right)\left(R_2+Z_0\right)} \tag{5} \end{align}\]

De acordo com a Eq. (4) e Eq. (5), a amplitude é controlada por \(R_2-R_1\), para que possamos alterar a amplitude do sinal de saída alterando a tensão de controle. O \(I\) e \(Q\) ramos têm um atenuador tipo X respectivamente, de modo que a amplitude de \(I\) e \(Q\) pode ser controlado separadamente para sintetizar fases arbitrárias por ponderação.

Em geral, os designs tradicionais alcançam um resultado linear \(I/Q\) mudança de amplitude alterando a tensão de controle linearmente. Como pode ser visto na Fig. 6 (a), o diagrama de constelação é uma rede retangular uniformemente distribuída (amplitude normalizada para 0-1), que realiza uma rotação completa de 360°.\(^\circ\) mudança de fase selecionando os estados apropriados em um anel de amplitude igual (vermelho), garantindo ao mesmo tempo baixo erro de ganho rms.

FIG. 6  Diagramas de constelação de VMPS controlados por (a) tensão complementar linear e (b) não linear.

No entanto, este projeto obviamente não é perfeito, porque para os deslocadores de fase, geralmente é inclinado a escolher o anel de igual amplitude na parte externa do diagrama de constelação para garantir alto ganho, portanto, podemos controlar a mudança não linear de tensão, fazendo os estados de alto ganho são mais densos (Fig. 6 (b)). Quando a faixa de amplitude igual (vermelho) é 0.9-1, 592 estados podem ser selecionados para um deslocador de fase de 12 bits no controle de tensão linear, e a relação é \(592/4096=14\)%, entretanto, é 664 no controle de tensão não linear e a relação é de 16%. Obviamente, os estados selecionáveis ​​de alto ganho são mais densos na mesma resolução com controle de tensão complementar não linear, que é a chave para melhorar a precisão da fase. Para um deslocador de fase modulado vetorial de 6 bits, a resolução do projeto é redundante, precisamos apenas selecionar 64 estados de todos os estados disponíveis. Portanto, quanto mais estados disponíveis para seleção, mais provavelmente será apropriada a combinação de 64 estados, seguida por uma diminuição no erro de fase.

3. Resultados de medição

3.1 Acoplador de quadratura e combinador/divisor de potência

A Figura 7 mostra micrografias do QC baseado em transformador proposto e Wilkinson PC/D, que é aplicado ao VMPS passivo. A área é 0.036 mm2 e 0.066 mm2 respectivamente, e são implementados em um processo SOI de 45 nm. A porta de entrada (esquerda) usa uma ponta de prova de porta única e a porta de saída (direita) usa uma ponta de prova diferencial para medir chips de três portas.

FIG. 7  Micrografia de chip de (a) QC e (b) PC/D.

A Figura 8 mostra a simulação eletromagnética e o parâmetro S medido do QC baseado em transformador com uma porta ISO conectada a 50 Ohm. A simulação do isolamento S32 is \(< -24\) dB, reduzindo assim a perda causada pelo vazamento de sinal. Remova a perda inerente de distribuição de energia de 3 dB, os resultados medidos mostram que o IL é inferior a 1.8 dB, o desequilíbrio de amplitude é \(< 0.6\) dB e o desequilíbrio de fase é \(< 1.9^\circ\), respectivamente em 20-24 GHz. A perda de retorno medida deteriorou-se em comparação com a simulação, mas ainda está abaixo \(-13\) dB.

FIG. 8  Parâmetros S simulados (a) e medidos (b) do CQ proposto.

A Fig. 9 mostra a simulação eletromagnética e o parâmetro S medido do Wilkinson PC/D com um pequeno erro de amplitude de \(< 0.04\) dB, erro de fase de \(<0.7^\circ\) e a perda de inserção é \(<2\) dB em 20-24 GHz, que pode funcionar bem na banda de frequência de trabalho do VMPS.

FIG. 9  Parâmetros S simulados (a) e medidos (b) do PC/D proposto.

3.2 VMPS passivo de 6 bits

A micrografia do chip deste projeto é mostrada na Fig. 10, que inclui principalmente um 90\(^\circ\) acoplador para converter o sinal de entrada de terminação única no sinal ortogonal, dois atenuadores ortogonais do tipo X para ponderar o sinal ortogonal e um combinador de potência para sintetizar na fase desejada. Este design é implementado em um processo SOI de 45 nm e o tamanho do chip principal é de 0.9 mm. \(\times\) 0.61 mm excluindo almofadas. O chip é testado no chip e o computador controla separadamente a fonte DC e o FPGA, que então se comunica com o analisador de rede N5227A para coletar automaticamente todos os estados, conforme mostrado na Fig. 11. Sem consumo de corrente na tensão de alimentação de 1 V.

FIG. 10  Fotografia do VMPS passivo.

FIG. 11  Diagrama de blocos da configuração de medição.

A Fig. 12 mostra o parâmetro S medido do VMPS passivo com 64 estados em 20-24 GHz, o desempenho correspondente é \(-10\) dB, e a média S21 is \(-15.2\) para \(-14.6\) dB, com \(\pm 0.7\) flutuação de dB. A Figura 13 mostra a fase e a amplitude em todos os estados medidos. O lado esquerdo mostra a visualização 3D do ganho do sinal de saída com o \(I/Q\) tensão de controle do ramo. O lado direito mostra o diagrama de constelação de 4096 estados, e o anel vermelho é a área dos estados selecionados, que pesa precisão e ganho. No entanto, devido à influência de fatores não ideais, como a precisão da alimentação CC e erros de processo, a constelação medida flutua muito e a não linearidade não é óbvia. No entanto, em comparação com o controle linear, são obtidos mais estados disponíveis e o erro de mudança de fase é menor. Conforme mostrado na Fig. 14, o VMPS passivo de 6 bits proposto tem uma faixa de fase de 360\(^\circ\) num 5.625\(^\circ\) passo com um erro de fase rms muito pequeno de \(< 1.6^\circ\) e erro de ganho rms de \(< 0.35\) dB sob controle de tensão complementar não linear, o que melhora muito o desempenho do sistema Phased Array.

FIG. 12  Parâmetro S medido do VMPS passivo.

FIG. 13  Mediu (a) respostas de ganho de visualização 3D e (b) constelação.

FIG. 14  Erro de fase/ganho rms simulado e medido por (a) controle linear (b) não linear.

A Tabela I [28]-[30] resume e compara o desempenho de deslocadores de fase com bandas de frequência e estruturas semelhantes nos últimos anos. O VMPS passivo de 6 bits proposto nesta carta demonstra o melhor FoM devido ao menor erro de fase/ganho rms na largura de banda fracionária maior.

Tabela I  Resumo e comparação de desempenho.

4. Conclusão

Esta carta apresenta uma Kdeslocador de fase de modulação vetorial passiva de banda de 6 bits usando uma técnica de controle de tensão complementar não linear e implementado em um processo SOI de 45 nm, que pode cobrir a banda operacional de 20-24 GHz. O controlador de amplitude é implementado com quatro transistores em vez de um conjunto de transistores digitais. Sob a mudança não linear da tensão de controle, os estados disponíveis do deslocador de fase são mais densos, melhorando assim a precisão com a mesma resolução. Além disso, é proposto um acoplador compacto e de baixas perdas para geração de sinal em quadratura, o QC proposto é realizado por um transformador, o que evita a influência parasita do solo, principalmente em altas frequências. O layout altamente simétrico com apenas 0.036 mm2 área do chip para alcançar alto equilíbrio de sinal ortogonal (desequilíbrio de ganho \(< 0.6\) dB, desequilíbrio de fase \(< 1.9^\circ\)). O PC/D também adota um layout simétrico para obter consistência quase ideal do divisor de potência/combinação, garantindo ao mesmo tempo a precisão do deslocador de fase. Até onde sabemos, o VMPS passivo proposto atinge a menor precisão entre tipos semelhantes de deslocadores de fase, adequado para uso em phased arrays de baixo custo e alta precisão.

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CrossRef

autores

Guangyin Shi
Institute of Microelectronics of the Chinese Academy of Sciences
University of Chinese Academy of Sciences
Key Laboratory of Fabrication Technologies for Integrated Circuits, Chinese Academy of Sciences

Zhiqiang Li
Institute of Microelectronics of the Chinese Academy of Sciences
University of Chinese Academy of Sciences
Key Laboratory of Fabrication Technologies for Integrated Circuits, Chinese Academy of Sciences

Lu Liu
Institute of Microelectronics of the Chinese Academy of Sciences
University of Chinese Academy of Sciences
Key Laboratory of Fabrication Technologies for Integrated Circuits, Chinese Academy of Sciences

Zhiwei Dai
Institute of Microelectronics of the Chinese Academy of Sciences
University of Chinese Academy of Sciences
Key Laboratory of Fabrication Technologies for Integrated Circuits, Chinese Academy of Sciences

Zhongmao Li
Institute of Microelectronics of the Chinese Academy of Sciences
University of Chinese Academy of Sciences
Key Laboratory of Fabrication Technologies for Integrated Circuits, Chinese Academy of Sciences

Zhe Hou
Institute of Microelectronics of the Chinese Academy of Sciences
University of Chinese Academy of Sciences
Key Laboratory of Fabrication Technologies for Integrated Circuits, Chinese Academy of Sciences

Shilong Chen
Institute of Microelectronics of the Chinese Academy of Sciences
University of Chinese Academy of Sciences
Key Laboratory of Fabrication Technologies for Integrated Circuits, Chinese Academy of Sciences

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