A funcionalidade de pesquisa está em construção.
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A Floating-Point Divider Using Redundant Binary Circuits and an Asynchronous Clock Scheme Um divisor de ponto flutuante usando circuitos binários redundantes e um esquema de relógio assíncrono

Hiroaki SUZUKI, Hiroshi MAKINO, Koichiro MASHIKO

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Resumo:

Este artigo descreve um novo divisor de ponto flutuante (FDIV), no qual os principais recursos de circuitos binários redundantes e um esquema de relógio assíncrono reduzem o tempo de atraso e a penalidade de área. A representação binária redundante de +1 = (1, 0), 0 = (0, 0), -1 = (0,1) é aplicada a todos os circuitos de divisão de mantissa. A representação simples e unificada reduz o atraso do circuito para a determinação do quociente. Além disso, o circuito gerador de clock local para o esquema de clock assíncrono elimina a sobrecarga de margem de clock. O circuito gerador garante a pior operação de tempo de atraso pelo circuito de feedback dos caminhos de atraso de réplica através de um elemento C. A operação iterativa interna pelo esquema assíncrono e o circuito de adição/subtração binário redundante modificado mantêm a área pequena. O desenho da arquitetura evita tempo extra de cálculo para os pós-processos, cuja principal função é produzir as flags de status em ponto flutuante. O núcleo FDIV usando tecnologias propostas opera a 42 ns com tecnologia CMOS de 1 µm e interconexões triplas de metal. O pequeno núcleo de transistores de 0.35 k é disposto em um formato de 13.5 µm Área de 910 µm.

Publicação
IEICE TRANSACTIONS on Electronics Vol.E82-C No.1 pp.105-110
Data de publicação
1999/01/25
Publicitada
ISSN online
DOI
Tipo de Manuscrito
PAPER
Categoria
Circuitos eletrônicos

autores

Palavra-chave