A funcionalidade de pesquisa está em construção.
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Megabit-Class Size-Configurable 250-MHz SRAM Macrocells with a Squashed-Memory-Cell Architecture Macrocélulas SRAM de 250 MHz configuráveis ​​em tamanho de classe megabit com arquitetura de célula de memória comprimida

Nobutaro SHIBATA, Hiroshi INOKAWA, Keiichiro TOKUNAGA, Soichi OHTA

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Resumo:

Técnicas de alta velocidade e baixo consumo de energia são descritas para macrocélulas CMOS SRAM configuráveis ​​em tamanho de classe de megabit. Para reduzir o tempo de execução do projeto, é empregada a metodologia de unir nove tipos de células foliares; a programação via-hole de dois níveis e o decodificador de endereço de array embutido em cada célula folha de controle apresentam uma estrutura de array de memória dividida. Uma nova arquitetura de células de memória comprimidas usando isolamento de trincheiras e furos empilhados é proposta para reduzir os tempos de acesso e a dissipação de energia. Para reduzir o tempo de escrita dos dados, é proposta uma arquitetura por bitline, na qual cada bitline possui um driver de escrita pessoal. Além disso, é projetado um circuito de leitura usando um amplificador de detecção de dois estágios do tipo detecção de corrente. O efeito do esquema bitline não multiplexado para leitura rápida é mostrado no resultado de uma simulação. Para reduzir o ruído do amplificador do segundo para o primeiro estágio devido a um circuito de feedback, os caminhos de corrente são separados para não causar impedância comum. Para confirmar as técnicas descritas neste artigo, um chip de teste SRAM de 1 Mb foi fabricado com um processo CMOS/bulk avançado de 0.35 µm. A SRAM demonstrou operação de 250 MHz com uma fonte de alimentação típica de 2.5 V. Além disso, a dissipação de potência de 100 mW foi obtida em uma frequência operacional prática de 150 MHz.

Publicação
IEICE TRANSACTIONS on Electronics Vol.E82-C No.1 pp.94-104
Data de publicação
1999/01/25
Publicitada
ISSN online
DOI
Tipo de Manuscrito
PAPER
Categoria
Eletrônica Integrada

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