A funcionalidade de pesquisa está em construção.
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Low-Power Scheme of NMOS 4-Phase Dynamic Logic Esquema de baixa potência da lógica dinâmica de 4 fases NMOS

Bao-Yu SONG, Makoto FURUIE, Yukihiro YOSHIDA, Takao ONOYE, Isao SHIRAKAWA

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Resumo:

É descrito um esquema lógico dinâmico NMOS de 4 fases, que se destina a atingir baixo consumo de energia no projeto submícron profundo. Neste esquema, a corrente de curto-circuito é eliminada e, além disso, a oscilação de tensão dos sinais de transição é reduzida, resultando no aumento eficaz da redução de potência. Primeiro, são especificadas características distintivas desta lógica dinâmica de 4 fases, em comparação com a lógica CMOS estática e a lógica CMOS dominó dinâmica. Em seguida, são tentadas simulações de potência para a lógica dinâmica de 4 fases, lógica CMOS estática, lógica CMOS dinâmica e lógica de transistor de passagem, usando uma série de módulos lógicos, que demonstram que a lógica dinâmica de 4 fases NMOS é a mais potência -eficiente. Além disso, através da simulação de atraso de porta, também é discutida a capacidade de quantos transistores podem ser empacotados em um bloco lógico.

Publicação
IEICE TRANSACTIONS on Electronics Vol.E82-C No.9 pp.1772-1776
Data de publicação
1999/09/25
Publicitada
ISSN online
DOI
Tipo de Manuscrito
Special Section LETTER (Special Issue on Integrated Electronics and New System Paradigms)
Categoria
Técnica de circuito de baixa potência

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