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A Clocking Scheme for Lowering Peak-Current in Dynamic Logic Circuits Um esquema de clock para reduzir a corrente de pico em circuitos lógicos dinâmicos

Hiroyuki MATSUBARA, Takahiro WATANABE, Tadao NAKAMURA

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Resumo:

Este artigo trata de um novo esquema de clock de baixa potência para circuitos lógicos dinâmicos para reduzir a dissipação de energia. Embora os esquemas de clock convencionais para circuitos lógicos dinâmicos sejam usados ​​principalmente para aplicações de alta velocidade, como circuitos dominó, sua corrente de pico é muito grande devido à concentração de pré-carga e descarga em um curto período. É difícil para esses esquemas conseguir reduções na dissipação de energia e alto desempenho ao mesmo tempo. No campo da engenharia de energia, nivelar a potência significa diminuir pico a pico de potência mantendo sua quantidade. Assim, propomos um esquema de clock sofisticado que nivela a dissipação de energia dos elementos de processamento que reduz principalmente a dissipação de energia dos drivers de clock. Nosso esquema de clock proposto usa um clock sobreposto com um controle de potência refinado, e a corrente de pico torna-se mais baixa e a dissipação de energia em um curto período é nivelada sem penalidade no desempenho da velocidade. Nosso esquema proposto é aplicado a um multiplicador de matriz de 4 bits, e as reduções de dissipação de energia do multiplicador e do driver de clock são medidas pelo simulador HSPICE baseado na tecnologia CMOS de 0.5 µm. É mostrado que a dissipação de energia dos drivers de clock, do multiplicador de matriz de 4 bits e do total é reduzida em cerca de 13.2%, 2.6% e 7.0%, respectivamente. Como resultado, nosso esquema de clock é eficaz na redução das dissipações de energia dos drivers de clock.

Publicação
IEICE TRANSACTIONS on Electronics Vol.E83-C No.11 pp.1733-1738
Data de publicação
2000/11/25
Publicitada
ISSN online
DOI
Tipo de Manuscrito
Special Section PAPER (Special Issue on Low-power LSIs and Technologies)
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