A funcionalidade de pesquisa está em construção.
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A High-Speed PLA Using Dynamic Array Logic Circuits with Latch Sense Amplifiers Um PLA de alta velocidade usando circuitos lógicos de matriz dinâmica com amplificadores Latch Sense

Hiroaki YAMAOKA, Makoto IKEDA, Kunihiro ASADA

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Resumo:

Neste artigo, é apresentado um PLA de alta velocidade baseado em circuitos lógicos de arranjo dinâmico com amplificadores latch sense. O presente circuito consiste em matrizes de células lógicas, linhas de bits de trilho duplo, amplificadores de detecção de trava e blocos de controle. Ao usar um esquema de compartilhamento de carga e amplificadores de detecção de trava, as oscilações de tensão das linhas de bits são reduzidas em comparação com os circuitos convencionais, conseguindo-se assim uma operação de alta velocidade e baixa potência. A presente configuração lógica de array pode realizar qualquer função lógica expressa na forma de soma de produtos usando a estrutura PLA. Como uma aplicação do PLA proposto, um comparador binário de 32 bits é projetado e implementado em um processo CMOS duplo-poli triplo-metal de 0.6 µm. Os resultados da simulação HSPICE mostram um melhor desempenho em comparação aos circuitos convencionais. Testes funcionais usando sondagem por feixe de elétrons mostram que o circuito atual opera corretamente.

Publicação
IEICE TRANSACTIONS on Electronics Vol.E84-C No.9 pp.1240-1246
Data de publicação
2001/09/01
Publicitada
ISSN online
DOI
Tipo de Manuscrito
PAPER
Categoria
Eletrônica Integrada

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