A funcionalidade de pesquisa está em construção.
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A Hierarchical Timing Adjuster Featuring Intermittent Measurement for Use in Low-Power DDR SDRAMs Um ajustador de tempo hierárquico com medição intermitente para uso em SDRAMs DDR de baixo consumo

Satoru HANZAWA, Hiromasa NODA, Takeshi SAKATA, Osamu NAGASHIMA, Sadayuki MORITA, Masanori ISODA, Michiyo SUZUKI, Sadayuki OHKUMA, Kyoko MURAKAMI

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Resumo:

Um ajustador de tempo hierárquico que opera com ajuste intermitente foi desenvolvido para uso em DDR SDRAMs de baixo consumo. O ajuste intermitente reduz o consumo de energia em circuitos de atraso grosso e fino. Além disso, o ajuste fino do atraso controlado por corrente é livre de corrente de curto-circuito e atinge uma resolução de cerca de 0.1 ns. Em um projeto com tecnologia de nó de 0.16 µm, essas técnicas tornam o ajustador de temporização hierárquico capaz de reduzir a corrente operacional para 4.8 mA, que é 20% do valor em um esquema convencional com medição a cada ciclo. O ajustador de temporização proposto atinge um lock-in de três ciclos e gera apenas um pulso de clock interno com resolução grosseira no segundo ciclo. O circuito opera na faixa de 60 a 150 MHz e ocupa 0.29 mm2.

Publicação
IEICE TRANSACTIONS on Electronics Vol.E85-C No.8 pp.1625-1633
Data de publicação
2002/08/01
Publicitada
ISSN online
DOI
Tipo de Manuscrito
PAPER
Categoria
Optoeletrônica

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