A funcionalidade de pesquisa está em construção.
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Compiler Software Coherent Control for Embedded High Performance Multicore Controle coerente de software compilador para multicore integrado de alto desempenho

Boma A. ADHI, Tomoya KASHIMATA, Ken TAKAHASHI, Keiji KIMURA, Hironori KASAHARA

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Resumo:

O avanço da tecnologia multicore tornou possível centenas ou até milhares de núcleos de processador em um único chip. No entanto, em um multicore de maior escala, um mecanismo de coerência de cache baseado em hardware torna-se extremamente complicado, quente e caro. Portanto, propomos um esquema de coerência de software gerenciado por um compilador paralelizado para sistemas multicore de memória compartilhada sem mecanismo de coerência de cache de hardware. Nosso método proposto é simples e eficiente. Ele está integrado ao compilador de paralelização automática OSCAR. O compilador OSCAR paraleliza a tarefa de granulação grossa, analisa dados obsoletos e compartilhamento de linhas no programa e, em seguida, resolve esses problemas por meio de uma simples reestruturação do programa e sincronização de dados. Usando nosso método proposto, compilamos 10 programas de benchmark do SPEC2000, SPEC2006, NAS Parallel Benchmark (NPB) e MediaBench II. Os binários compilados são então executados no Renesas RP2, um processador SH-8A de 4 núcleos e um sistema Altera Nios II personalizado de 8 núcleos no Altera Arria 10 FPGA. O hardware de coerência de cache no processador RP2 está disponível apenas para até 4 núcleos. O hardware de coerência de cache do RP2 também pode ser desligado para o modo de cache sem coerência. O sistema multicore Nios II não possui nenhum mecanismo de coerência de cache de hardware; portanto, executar um programa paralelo é difícil sem qualquer suporte do compilador. O método proposto teve um desempenho tão bom ou melhor que o esquema de coerência de cache de hardware, mas ainda forneceu o resultado correto como mecanismo de coerência de hardware. Este método permite que uma grande variedade de núcleos de CPU de memória compartilhada em uma configuração de HPC ou uma simples CPU incorporada multicore não coerente seja facilmente programada. Por exemplo, no processador RP2, o método proposto de cache não coerente (NCC) controlado por software nos deu 2.6 vezes de aceleração para o “equake” SPEC 2000 com 4 núcleos contra execução sequencial, enquanto obteve apenas 2.5 vezes de aceleração para hardware MESI de 4 núcleos controle coerente. Além disso, o controle de coerência de software nos proporcionou uma aceleração de 4.4 vezes para 8 núcleos sem nenhum mecanismo de coerência de hardware disponível.

Publicação
IEICE TRANSACTIONS on Electronics Vol.E103-C No.3 pp.85-97
Data de publicação
2020/03/01
Publicitada
ISSN online
1745-1353
DOI
10.1587/transele.2019LHP0008
Tipo de Manuscrito
Special Section PAPER (Special Section on Low-Power and High-Speed Chips)
Categoria

autores

Boma A. ADHI
  Waseda University
Tomoya KASHIMATA
  Waseda University
Ken TAKAHASHI
  Waseda University
Keiji KIMURA
  Waseda University
Hironori KASAHARA
  Waseda University

Palavra-chave