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Low-Dynamic-Power and Low-Leakage-Power Techniques for CMOS Square-Root Circuit Técnicas de baixa potência dinâmica e baixa potência de vazamento para circuito de raiz quadrada CMOS

Tadayoshi ENOMOTO, Nobuaki KOBAYASHI

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Resumo:

Um algoritmo de raiz quadrada (SR), uma arquitetura SR e um circuito de redução de corrente de fuga foram desenvolvidos para reduzir a potência dinâmica (PAT) e potência de fuga (PST), mantendo a velocidade de um circuito CMOS SR. Usando essas técnicas, um CMOS LSI de 90 nm foi fabricado. O PAT do novo circuito SR em uma frequência de clock (fc) de 490 MHz e uma tensão de alimentação (VDD) de 0.75 V foi de 104.1 µW, ou seja, 21.6% (482.3 µW) de um circuito SR convencional. O PST do novo circuito SR foi marcadamente reduzido para 19.51 nW, o que foi apenas 1.69% (1,153 nW) do circuito SR convencional.

Publicação
IEICE TRANSACTIONS on Electronics Vol.E92-C No.4 pp.409-416
Data de publicação
2009/04/01
Publicitada
ISSN online
1745-1353
DOI
10.1587/transele.E92.C.409
Tipo de Manuscrito
Special Section PAPER (Special Section on Low-Leakage, Low-Voltage, Low-Power and High-Speed Technologies for System LSIs in Deep-Submicron Era)
Categoria

autores

Palavra-chave