A funcionalidade de pesquisa está em construção.
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A Dependable SRAM with 7T/14T Memory Cells Uma SRAM confiável com células de memória 7T/14T

Hidehiro FUJIWARA, Shunsuke OKUMURA, Yusuke IGUCHI, Hiroki NOGUCHI, Hiroshi KAWAGUCHI, Masahiko YOSHIMOTO

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Resumo:

Este artigo propõe uma nova SRAM confiável com células de memória 7T/14T e introduz um novo conceito, "qualidade de um bit (QoB)" para ela. A SRAM proposta tem três modos: um modo normal, um modo de alta velocidade e um modo confiável, e dimensiona dinamicamente sua confiabilidade, potência e velocidade combinando duas células de memória para informações de um bit (ou seja, 14 T/bit). Ao realizar a simulação de Monte Carlo em uma tecnologia de processo de 65 nm, as tensões mínimas nas operações de leitura e gravação são melhoradas em 0.21 V e 0.26 V, respectivamente, com uma taxa de erro de bit de 10-8 mantido. Além disso, confirmamos que o modo confiável atinge uma taxa de erro de bits menor do que o código de correção de erros (ECC) e a redundância multimódulo (MMR). Além disso, propomos uma nova estrutura de array de memória para evitar o problema de meia seleção em uma operação de escrita. Os respectivos overheads de área da célula no modo normal são de 26% e 11% nos casos em que os transistores adicionais são pMOSes e nMOSes, em comparação com a célula de memória 6T convencional.

Publicação
IEICE TRANSACTIONS on Electronics Vol.E92-C No.4 pp.423-432
Data de publicação
2009/04/01
Publicitada
ISSN online
1745-1353
DOI
10.1587/transele.E92.C.423
Tipo de Manuscrito
Special Section PAPER (Special Section on Low-Leakage, Low-Voltage, Low-Power and High-Speed Technologies for System LSIs in Deep-Submicron Era)
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autores

Palavra-chave