A funcionalidade de pesquisa está em construção.
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Reducing On-Chip DRAM Energy via Data Transfer Size Optimization Reduzindo a energia DRAM no chip por meio da otimização do tamanho da transferência de dados

Takatsugu ONO, Koji INOUE, Kazuaki MURAKAMI, Kenji YOSHIDA

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Resumo:

Este artigo propõe uma arquitetura de cache de tamanho de linha variável controlável por software (SC-VLS) para sistemas embarcados de baixo consumo de energia. A alta largura de banda entre a lógica e uma DRAM é obtida por meio de tecnologia integrada avançada. System-in-Silicon é uma das estruturas arquitetônicas para obter alta largura de banda. Um ASIC e uma SRAM específica são montados em um intermediário de silício. Cada chip é conectado ao interpositor de silício por pontos de solda eutética. Neste contexto, é importante reduzir o consumo de energia DRAM. A DRAM específica precisa de uma pequena memória cache para melhorar o desempenho. Exploramos o cache para reduzir o consumo de energia DRAM. Durante as execuções do programa aplicativo, um tamanho de linha de cache adequado que produz a menor taxa de falta de cache é variado porque a quantidade de localidade espacial das referências de memória muda. Se empregarmos um tamanho de linha de cache grande, podemos esperar o efeito da pré-busca. No entanto, o consumo de energia DRAM é maior do que uma linha pequena devido ao grande número de bancos acessados. O cache SC-VLS é capaz de alterar o tamanho de uma linha para um tamanho adequado em tempo de execução com uma área pequena e sobrecarga de energia. Analisamos o tamanho de linha adequado e inserimos instruções de alteração de tamanho de linha no início de cada função de um programa alvo antes de executar o programa. Em nossa avaliação observa-se que o cache SC-VLS reduz o consumo de energia DRAM em até 88%, comparado a um cache convencional com linhas fixas de 256 B.

Publicação
IEICE TRANSACTIONS on Electronics Vol.E92-C No.4 pp.433-443
Data de publicação
2009/04/01
Publicitada
ISSN online
1745-1353
DOI
10.1587/transele.E92.C.433
Tipo de Manuscrito
Special Section PAPER (Special Section on Low-Leakage, Low-Voltage, Low-Power and High-Speed Technologies for System LSIs in Deep-Submicron Era)
Categoria

autores

Palavra-chave