A funcionalidade de pesquisa está em construção.
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A 150 MS/s 10-bit CMOS Pipelined Subranging ADC with Time Constant Reduction Technique Um ADC de subrange em pipeline CMOS de 150 MS/s de 10 bits com técnica de redução de constante de tempo

Xian Ping FAN, Pak Kwong CHAN, Piew Yoong CHEE

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Resumo:

Um conversor analógico-digital (ADC) de subfaixa baseado em inversor MOS de 150 MS / s de 10 bits dedicado a uma aplicação de alta velocidade e baixa potência é apresentado neste artigo. Uma nova técnica de redução da constante de tempo é proposta no projeto do pré-amplificador de múltiplos estágios que visa aumentar ainda mais a velocidade do ADC grosso. Um switch sincronizado é introduzido para minimizar a incompatibilidade de tempo de amostragem na arquitetura intercalada de ADCs finos. Um esquema de pipeline interno que incorpora as técnicas de amostragem dupla e intercalação em ADCs finos permite que o sinal de entrada de amostra do ADC seja executado em um clock consecutivo, maximizando assim o rendimento. O protótipo ADC atinge 52 dB SNDR para uma frequência de entrada de 10 MHz a 150 MS/s. Sem calibração, a não linearidade diferencial medida (DNL) é 0.5 LSB, enquanto a não linearidade integral (INL) é 0.9 LSB. O CMOS ADC é fabricado em tecnologia CMOS de 0.35 µm, com área ativa de 2.7 mm2, consumindo apenas 178 mW de uma única fonte de 3 V. Comparando os valores de mérito normalizados da tecnologia, ele alcança melhor eficiência de velocidade de energia do que outros tipos semelhantes de ADCs.

Publicação
IEICE TRANSACTIONS on Electronics Vol.E92-C No.5 pp.719-727
Data de publicação
2009/05/01
Publicitada
ISSN online
1745-1353
DOI
10.1587/transele.E92.C.719
Tipo de Manuscrito
PAPER
Categoria
Circuitos eletrônicos

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