A funcionalidade de pesquisa está em construção.
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A Low Jitter Self-Calibration PLL for 10-Gbps SoC Transmission Links Application Um PLL de autocalibração de baixo jitter para aplicação de links de transmissão SoC de 10 Gbps

Kuo-Hsing CHENG, Yu-Chang TSAI, Chien-Nan Jimmy LIU, Kai-Wei HONG, Chin-Cheng KUO

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Resumo:

Um loop de bloqueio de fase (PLL) de 2.5 fases de 8 GHz é proposto para aplicação de links de transmissão de sistema em chip (SoC) de 10 Gbps. O PLL proposto possui diversos recursos que utilizam novas técnicas de design. A primeira é uma nova célula de atraso variável (VDC) para o oscilador de controle de tensão (VCO). Suas vantagens sobre a célula de atraso convencional são: ampla faixa de frequência de saída e baixa sensibilidade ao ruído com baixo KVCO. A segunda característica é que o PLL consiste em um circuito de autocalibração (SCC) que protege o PLL de variações de processo, tensão e temperatura (PVT). A terceira característica é que o PLL proposto possui uma frequência de saída de 8 fases e também para evitar o efeito potência/terra (P/G) e o efeito de ruído do substrato no PLL, também possui uma baixa frequência de saída de jitter. O PLL é implementado em tecnologia CMOS de 0.13 µm. O jitter de saída do PLL é 2.83 ps (rms) menor que 0.7% do período de saída. A dissipação total de energia é de 21 mW na frequência de saída de 2.5 GHz e a área central é de 0.08 mm2.

Publicação
IEICE TRANSACTIONS on Electronics Vol.E92-C No.7 pp.964-972
Data de publicação
2009/07/01
Publicitada
ISSN online
1745-1353
DOI
10.1587/transele.E92.C.964
Tipo de Manuscrito
PAPER
Categoria
Eletrônica Integrada

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Palavra-chave