A funcionalidade de pesquisa está em construção.
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A Large “Read” and “Write” Margins, Low Leakage Power, Six-Transistor 90-nm CMOS SRAM Grandes margens de “leitura” e “gravação”, baixa potência de vazamento, SRAM CMOS de 90 nm com seis transistores

Tadayoshi ENOMOTO, Nobuaki KOBAYASHI

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Resumo:

Desenvolvemos e aplicamos um novo circuito, denominado circuito de “Nível de tensão autocontrolável (SVL)”, para obter margens expandidas de “leitura” e “gravação” e baixo poder de fuga em um circuito de 90 nm, 2 kbit, seis- transistor CMOS SRAM. Na flutuação de tensão limite de 6σ, a tensão mínima de alimentação da SRAM recém-desenvolvida (dvlp.) para operação de “gravação” foi significativamente reduzida para 0.11 V, menos da metade de uma SRAM convencional equivalente (conv.). A potência de vazamento em espera do dvlp. A SRAM foi de apenas 1.17 µW, o que representa 4.64% da conv. SRAM com tensão de alimentação de 1.0 V. Além disso, a frequência máxima de clock operacional do dvlp. A SRAM era de 138 MHz, o que é 15% maior que (120 MHz) do conv. SRAM em VMM de 0.4 V. Uma sobrecarga de área foi de 0.81% da conv. SRAM.

Publicação
IEICE TRANSACTIONS on Electronics Vol.E94-C No.4 pp.530-538
Data de publicação
2011/04/01
Publicitada
ISSN online
1745-1353
DOI
10.1587/transele.E94.C.530
Tipo de Manuscrito
Special Section PAPER (Special Section on Circuits and Design Techniques for Advanced Large Scale Integration)
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