A funcionalidade de pesquisa está em construção.
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A Genuine Power-Gatable Reconfigurable Logic Chip with FeRAM Cells Um chip lógico reconfigurável Power-Gatable genuíno com células FeRAM

Masahiro IIDA, Masahiro KOGA, Kazuki INOUE, Motoki AMAGASAKI, Yoshinobu ICHIDA, Mitsuro SAJI, Jun IIDA, Toshinori SUEYOSHI

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Resumo:

Uma vantagem de um RLD (dispositivo lógico reconfigurável), como um FPGA (field programmable gate array), é que ele pode ser personalizado após ser fabricado. Devido ao escalonamento agressivo da tecnologia, a densidade do dispositivo está aumentando e, consequentemente, tornou-se um sério problema no consumo de energia. No SoC de sistemas embarcados, o power gating é uma das principais técnicas de redução de potência. No entanto, é difícil adotar RLDs baseados em SRAM devido à alta sobrecarga e à volatilidade da SRAM. Neste artigo, descrevemos um chip TEG (grupo de elementos de teste) de uma tecnologia FeRAM (memória ferroelétrica de acesso aleatório) baseada em lógica reconfigurável. FeRAM traz aos dispositivos lógicos reconfiguráveis ​​a vantagem de ser um verdadeiro power gater. O chip emprega arquitetura de roteamento estilo ilha e usa uma célula lógica de granulação variável como bloco lógico. Um NV-FF (flip-flop não volátil), que contém FeRAM, um FF e circuitos de controle de alimentação, é usado como memórias de configuração e FFs em um bloco lógico. O NV-FF pode transmitir dados entre FeRAM e FF automaticamente quando uma fonte de alimentação é desligada/ligada. Assim, o controle de energia no nível do chip é possível. O tempo de hibernação/restauração é inferior a 1 ms. O chip tem 1818 blocos lógicos e uma área de 54.76 mm2.

Publicação
IEICE TRANSACTIONS on Electronics Vol.E94-C No.4 pp.548-556
Data de publicação
2011/04/01
Publicitada
ISSN online
1745-1353
DOI
10.1587/transele.E94.C.548
Tipo de Manuscrito
Special Section PAPER (Special Section on Circuits and Design Techniques for Advanced Large Scale Integration)
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