A funcionalidade de pesquisa está em construção.
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On Improved FPGA Greedy Routing Architectures Sobre arquiteturas de roteamento gananciosas de FPGA aprimoradas

Yu-Liang WU, Douglas CHANG, Malgorzata MAREK-SADOWSKA, Shuji TSUKIYAMA

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Resumo:

O mapeamento de um roteamento global para um roteamento detalhado viável em uma série de estruturas de roteamento de array 2D mostrou ser um problema NP-completo. Essas estruturas de roteamento incluem a arquitetura de roteamento estilo Xilinx, bem como arquiteturas com flexibilidade de comutação significativamente maior. Em resposta a esta complexidade, uma classe diferente de estruturas de roteamento FPGA chamadas Greedy Routing Architectures (GRAs) foi proposta. Em GRAs, o roteamento ideal de cada caixa de comutação, em uma ordem especificada, leva a um roteamento ideal do chip. Como o roteamento de cada caixa de comutação leva tempo polinomial, o problema de mapeamento em GRAs pode ser resolvido em tempo polinomial. Em particular, um GRA de árvore H com W2+2W switches por switch box (SpSB) e um array 2D GRA com 4W2+2W SpSB foram propostos. Neste artigo, melhoramos esses resultados introduzindo um GRA de árvore H com W2/2+2W SpSB e uma matriz 2D GRA com 3.5W2+2W SpSB. Esses novos GRAs possuem as mesmas propriedades de mapeamento desejáveis ​​dos GRAs descritos anteriormente, mas usam menos switches.

Publicação
IEICE TRANSACTIONS on Fundamentals Vol.E81-A No.12 pp.2485-2491
Data de publicação
1998/12/25
Publicitada
ISSN online
DOI
Tipo de Manuscrito
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
Categoria
Otimização de layout

autores

Palavra-chave