A funcionalidade de pesquisa está em construção.
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Program Slicing on VHDL Descriptions and Its Evaluation Fatiamento de programa em descrições VHDL e sua avaliação

Shigeru ICHINOSE, Mizuho IWAIHARA, Hiroto YASUURA

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Resumo:

Fornecer diversas assistências para modificações de projeto em códigos-fonte HDL é importante para a reutilização de projetos e ciclo de projeto rápido em VLSI CAD. O fatiamento de programas é uma técnica de engenharia de software para analisar, abstrair e transformar programas. Mostramos algoritmos para extrair/remover comportamentos de sinais especificados em descrições VHDL. Também descrevemos um sistema de fatiamento VHDL e mostramos resultados experimentais de extração eficiente de componentes de descrições VHDL.

Publicação
IEICE TRANSACTIONS on Fundamentals Vol.E81-A No.12 pp.2585-2594
Data de publicação
1998/12/25
Publicitada
ISSN online
DOI
Tipo de Manuscrito
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
Categoria
Reutilização de projetos

autores

Palavra-chave