A funcionalidade de pesquisa está em construção.
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A Scalable Pipelined Memory Architecture for Fast ATM Packet Switching Uma arquitetura escalonável de memória em pipeline para comutação rápida de pacotes ATM

Gab Joong JEONG, MoonKey LEE

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Resumo:

Este artigo descreve o projeto de um buffer de memória em pipeline escalável para um switch ATM de buffer escalável compartilhado. A arquitetura de memória fornece alta velocidade e escalabilidade e elimina a restrição do tempo de ciclo de memória em um switch ATM de buffer compartilhado. Ele fornece desempenho versátil em um switch ATM de buffer compartilhado usando sua escalabilidade. A arquitetura consiste em uma configuração de array 2-D de pequenos bancos de memória. Aumentar a configuração do array aumenta toda a capacidade de memória. O tempo máximo de ciclo de uma memória escalável projetada é de 4 ns. A memória projetada está embutida no chip protótipo de um switch ATM com buffer escalável compartilhado com 4 4 configuração de bancos de memória SRAM de 4160 bits. Ele está integrado na tecnologia CMOS single-poly de metal duplo de 0.6 µm.

Publicação
IEICE TRANSACTIONS on Fundamentals Vol.E82-A No.9 pp.1937-1944
Data de publicação
1999/09/25
Publicitada
ISSN online
DOI
Tipo de Manuscrito
PAPER
Categoria
Tecnologia de Design VLSI e CAD

autores

Palavra-chave