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An Iterative Improvement Circuit Partitioning Algorithm under Path Delay Constraints Um algoritmo de particionamento de circuito de melhoria iterativa sob restrições de atraso de caminho

Jun'ichiro MINAMI, Tetsushi KOIDE, Shin'ichi WAKABAYASHI

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Resumo:

Este artigo apresenta um algoritmo de particionamento de circuito de melhoria iterativo baseado em temporização sob restrições de atraso de caminho para o modelo de atraso geral. O algoritmo proposto é uma extensão do método Fiduccia & Mattheyses (FM) para lidar com restrições de atraso de caminho e consiste nas fases de agrupamento e melhoria iterativa. Na primeira fase, reduzimos o tamanho de um determinado circuito, com um novo algoritmo de agrupamento para obter uma partição em um curto tempo de computação. Em seguida, a fase de melhoria iterativa baseada no método FM é aplicada e, em seguida, um novo algoritmo de remoção de violação de temporização baseado em caminho também é executado para remover todas as violações de temporização. A partir de resultados experimentais para benchmarks ISCAS89, demonstramos que o algoritmo proposto pode produzir as partições que mais satisfazem as restrições de tempo.

Publicação
IEICE TRANSACTIONS on Fundamentals Vol.E83-A No.12 pp.2569-2576
Data de publicação
2000/12/25
Publicitada
ISSN online
DOI
Tipo de Manuscrito
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
Categoria
Síntese de Layout

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