A funcionalidade de pesquisa está em construção.
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A 3 V Low Power 156/622/1244 Mbps CMOS Parallel Clock and Data Recovery Circuit for Optical Communications Um relógio paralelo CMOS de 3 V de baixa potência 156/622/1244 Mbps e circuito de recuperação de dados para comunicações ópticas

Hae-Moon SEO, Chang-Gene WOO, Sang-Won OH, Sung-Wook JUNG, Pyung CHOI

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Resumo:

Este artigo apresenta a implementação de um circuito de clock e recuperação de dados (CDR) de baixa potência de 3 V e multitaxa de 156, 622 e 1244 Mbps para transceptor de comunicações ópticas usando uma nova arquitetura de recuperação de clock paralelo baseada em PLL de bomba de carga dupla. O circuito projetado recupera sinais de clock de oito fases que são um oitavo da frequência do sinal de entrada. Enquanto o sistema típico usa o método que compara os dados de entrada com o relógio recuperado, o circuito proposto compara dados de entrada atrasados ​​​​de 1/2 bit com os dados seriais gerados pelos sinais de relógio de oito fases recuperados. A vantagem do circuito é que a implementação é fácil, pois cada subbloco possui um oitavo da frequência do sinal de dados de entrada. Além disso, como o circuito funciona a um oitavo da frequência dos dados de entrada, ele dissipa menos energia do que o circuito de recuperação CMOS convencional. Os resultados da simulação mostram que este circuito de recuperação pode funcionar com dissipação de potência inferior a 40 mW com uma única alimentação de 3 V. Todas as simulações são baseadas na tecnologia HYUNDAI 0.65 µm N-Well CMOS duplo-poli duplo-metal.

Publicação
IEICE TRANSACTIONS on Fundamentals Vol.E83-A No.8 pp.1720-1727
Data de publicação
2000/08/25
Publicitada
ISSN online
DOI
Tipo de Manuscrito
PAPER
Categoria
Fundamentos e limites gerais

autores

Palavra-chave