A funcionalidade de pesquisa está em construção.
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VLSI Floorplanning with Boundary Constraints Using Corner Block List Representation Planejamento VLSI com restrições de limite usando representação de lista de blocos de canto

Yuchun MA, Xianlong HONG, Sheqin DONG, Yici CAI, Chung-Kuan CHENG, Jun GU

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Resumo:

As restrições de limite do planejamento VLSI exigem que um conjunto de blocos seja colocado ao longo dos limites do chip. Assim, este conjunto de blocos pode ser adjacente a blocos de E/S para comunicação externa. Além disso, esses blocos são mantidos afastados da área central para não bloquearem o roteamento interno. No artigo, desenvolvemos um algoritmo de planejamento VLSI com restrições de limite usando uma representação Corner Block List (CBL). Identificamos as condições necessárias e suficientes da representação CBL para as restrições de contorno. Projetamos uma abordagem de tempo linear para examinar as condições e formular uma função de penalidade para punir a violação da restrição. Um processo de recozimento simulado é adotado para otimizar a planta baixa. Experimentos em benchmarks MCNC mostram resultados promissores.

Publicação
IEICE TRANSACTIONS on Fundamentals Vol.E84-A No.11 pp.2697-2704
Data de publicação
2001/11/01
Publicitada
ISSN online
DOI
Tipo de Manuscrito
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
Categoria
traçado

autores

Palavra-chave