A funcionalidade de pesquisa está em construção.
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Modular Synthesis of Timed Circuits Using Partial Order Reduction Síntese modular de circuitos temporizados usando redução parcial de ordem

Tomohiro YONEDA, Eric MERCER, Chris MYERS

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Resumo:

Este artigo desenvolve um algoritmo de síntese modular para circuitos temporizados que é dramaticamente acelerado pela redução parcial da ordem. Este algoritmo sintetiza cada módulo em um design hierárquico individualmente. Ele utiliza redução parcial de ordem para reduzir o espaço de estados explorado para os outros módulos, considerando uma única intercalação de transições habilitadas simultaneamente. Esta abordagem gerencia melhor o problema da explosão de estado, resultando em uma redução de mais de 2 ordens de grandeza no tempo de síntese. O tempo de síntese melhorado permite a síntese de uma classe maior de circuitos temporizados do que era possível anteriormente.

Publicação
IEICE TRANSACTIONS on Fundamentals Vol.E85-A No.12 pp.2684-2692
Data de publicação
2002/12/01
Publicitada
ISSN online
DOI
Tipo de Manuscrito
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
Categoria
Síntese Lógica

autores

Palavra-chave