A funcionalidade de pesquisa está em construção.
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Design Verification Methodology of Pipelined RISC-V Processor Using C2RTL Framework Metodologia de verificação de projeto de processador RISC-V em pipeline usando estrutura C2RTL

Eiji YOSHIYA, Tomoya NAKANISHI, Tsuyoshi ISSHIKI

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Resumo:

Em aplicações de Internet das Coisas (IoT), os sistemas em chip (SoCs) com processadores incorporados são amplamente utilizados. Como processador embarcado, o RISC-V, que não tem licença e possui um conjunto de instruções extensível, está recebendo atenção. No entanto, projetar tais processadores embarcados requer um enorme esforço para alcançar uma microarquitetura altamente eficiente em termos de desempenho, consumo de energia e área de circuito, bem como a verificação do projeto de execução de software complexo, incluindo sistemas operacionais modernos como o Linux. Neste artigo, propomos um método para descrever diretamente a estrutura RTL de um processador RISC-V em pipeline com memórias cache, uma unidade de gerenciamento de memória (MMU) e uma interface de barramento AXI usando a linguagem C++. Este modelo C++ de processador em pipeline serve como um simulador funcional do núcleo RISC-V completo, enquanto nossa estrutura C2RTL traduz o modelo C++ do processador em uma descrição RTL com precisão de ciclo no modelo Verilog-HDL e C equivalente a RTL. Nossa metodologia de projeto de processador usando a estrutura C2RTL é única em comparação com outras metodologias existentes porque tanto os modelos de simulação quanto os modelos RTL são derivados da mesma fonte C++, o que simplifica muito os processos de verificação e otimização do projeto. A eficácia de nossa metodologia de projeto é demonstrada em um processador RISC-V que executa o sistema operacional Linux em uma placa FPGA, alcançando um tempo de simulação significativamente curto do modelo de processador C++ original e do modelo C equivalente a RTL em comparação com um simulador RTL comercial.

Publicação
IEICE TRANSACTIONS on Fundamentals Vol.E105-A No.7 pp.1061-1069
Data de publicação
2022/07/01
Publicitada
2021/12/23
ISSN online
1745-1337
DOI
10.1587/transfun.2021EAP1098
Tipo de Manuscrito
PAPER
Categoria
Tecnologia de Design VLSI e CAD

autores

Eiji YOSHIYA
  the Tokyo Institute of Technology
Tomoya NAKANISHI
  the Tokyo Institute of Technology
Tsuyoshi ISSHIKI
  the Tokyo Institute of Technology

Palavra-chave