1. Introdução
Este artigo analisa as realizações de pesquisa do grupo do autor na área de circuitos e sistemas analógicos/sinais mistos (AMS), com a introdução de como eles surgiram com as ideias, bem como as motivações da pesquisa. Muitas de suas abordagens são baseadas em algoritmos de processamento de sinais, teoria de controle e matemática, que são diferentes de outros pesquisadores de design de IC da AMS, embora suas aplicações práticas na indústria sejam levadas em consideração em muitos casos. Os circuitos e sistemas AMS devem ser projetados de forma bem balanceada em muitos aspectos, e a compensação do projeto é um conceito importante. O surgimento de ideias requer algumas experiências e discussões com pesquisadores tanto da academia quanto da indústria. Também depende fortemente dos próprios investigadores. Aqui são apresentadas as próprias experiências do grupo do autor, bem como suas motivações de pesquisa [1]-[7].
Na seita. 2, são mostrados circuitos relacionados a redes de resistores e capacitores. Nas seitas. 3, 4, tecnologias de amostragem de forma de onda e DACs de taxa Nyquist são introduzidas respectivamente. Nas seitas. 5, 6, 7, ADCs de registro de aproximação sucessiva (SAR) com redundância, ADCs intercalados no tempo e conversores de tempo para digital (TDCs) são descritos. Nas seitas. 8, 9, \(\Delta\Sigma\) ADC/DAC/TDC e técnicas de correspondência de elementos dinâmicos são mostradas, enquanto na Seção. 10, outros resultados de pesquisa são resumidos. A seção 11 conclui o artigo.
Todas as referências citadas neste artigo são do grupo do autor e para detalhes técnicos o leitor pode consultá-las.
2. Redes de Resistores e Capacitores
2.1 Dinâmica Espacial e Temporal da Rede de Resistores Ativos
Há muito tempo, o autor estava envolvido na pesquisa de um neuro-chip de processamento de imagem analógico ou chip de visão que consistia em resistores positivos e negativos (ou seja, resistores ativos) (Fig. 1) [8]-[10], e o seguinte teorema do circuito foi derivado [11], [12]:
“Para redes ativas uniformes, as condições de estabilidade espacial e temporal são equivalentes.”
Sua generalização para redes não uniformes é discutida em [13], [14].
Desencadeado por esta pesquisa, o autor se interessou pela rede de resistores, e seu grupo se envolveu na análise de extensão e não idealidade do DAC escada R-2R e da rede Hopfield. Além disso, a pesquisa para a dinâmica da rede de resistores ativos circulantes em [12] leva ao filtro polifásico RC porque possui a estrutura circulante.
2.2 Rede de Resistores Gerais DAC
Realizamos projeto e análise de DACs com base na escada resistiva de divisão de corrente não uniforme e criamos uma nova configuração de DAC com segmentação de escadas resistivas binárias, quaternárias e unárias, que permite ganho duas vezes com área de chip e corrente equivalentes. fontes para o DAC convencional (Fig. 2). Além disso, nossa simulação mostrou que o desvio DNL do proposto é um pouco melhor que o convencional [15], [16].
Além disso, investigamos um método de configuração sistemática de redes de resistores para DACs N-ários, generalizando a configuração do DAC R-2R convencional [17].
Observe que o DAC do tipo capacitor é popular devido à baixa potência, mas ainda assim o DAC do tipo resistor é vantajoso em algumas aplicações, como gerador de tensão CC programável, graças à ausência de necessidade de comutação.
2.3 Filtro Polifásico RC e Filtro Hilbert
Há cerca de 20 anos, o autor ouviu uma apresentação do grupo Katholieke Universiteit Leuven no ISSCC; ali foi mostrado um filtro polifásico RC e seu curioso comportamento. Em seguida, ele o analisou usando processamento complexo de sinais e teorias de matriz circulante [7], [18], [19].
Depois de vários anos, um professor adjunto da Universidade de Gunma introduziu um filtro Hilbert digital em sua aula, e então o autor teve a intuição de que o filtro polifásico RC tem características de um filtro Hilbert analógico complexo. Descobrimos que as características de fase do filtro polifásico RC são as mesmas do filtro de Hilbert. Além disso, suas características de ganho podem ser aproximadas como o filtro de Hilbert; à medida que sua ordem aumenta, suas características de ganho se aproximam do filtro de Hilbert ideal (Fig. 3) [20].
FIG. 3 Rede polifásica RC de primeira ordem (esquerda) e suas características de ganho (direita) [20] ©IEEE. |
Até onde o autor investigou, o filtro polifásico RC pode ser o que melhor se aproxima do filtro de Hilbert, em comparação com outros filtros analógicos complexos.
2.4 Derivação explícita da função de transferência do filtro polifásico RC de alta ordem
A derivação direta da função de transferência de um filtro polifásico RC de alta ordem é muito complicada com cálculo manual. No entanto, um dos Ph.D. os alunos do curso fizeram isso com relativa facilidade [21], [22]. Seu objetivo é denotar tensões de nós internos V, \(j\)V, \(-\)V, \(-j\)V em vez de V\(_{\rm I+}\), V\(_{\rm Q+}\), V\(_{\rm I-}\), V\(_{\rm Q-}\) de forma geral (Fig. 4).
2.5 ADCs SAR assíncronos de rede Hopfield de resistores e capacitores
A rede Hopfield foi proposta há muito tempo, mas não tem sido amplamente utilizada na prática. Por outro lado, recentemente um SAR ADC assíncrono tornou-se popular. Isso nos motivou a revisitar a rede Hopfield. Em seguida, criamos um SAR ADC assíncrono com comparadores paralelos e configuração de capacitor chaveado baseado na rede Hopfield assimétrica [23]. Em princípio, a rede original de resistores Hopfield assimétricos pode realizar um ADC. No entanto, requer muitos resistores com ordem giga ou mesmo tera \(\Omega\). Portanto, investigamos a substituição dos enormes resistores por circuitos de capacitores chaveados (Fig. 5).
FIG. 5 Rede Hopfield assimétrica com resistores (esquerda) e circuito de capacitor chaveado (direita) [23]. |
O ADC SAR de N bits proposto usa N comparadores operando em paralelo e de forma assíncrona, sem lógica SAR e um relógio interno de alta frequência. Cada comparador de bits mais baixos pode operar antecipando os resultados do comparador de bits mais altos para alta velocidade, e sua latência de conversão AD é de apenas um ou dois ciclos de clock.
3. Tecnologias de amostragem de formas de onda
O autor esteve envolvido na pesquisa de sistemas de medição e teste de banda larga, e seu grupo investigou tecnologias de amostragem de formas de onda de banda larga (Fig. 6). Nesta seção, seus resultados de pesquisa são apresentados [1].
3.1 Amostragem de Resíduos
ADC e DAC são considerados operações de divisão e multiplicação. Por outro lado, a amostragem da forma de onda causa dobramento do espectro que é semelhante, mas diferente da operação de divisão no domínio da frequência.
O grupo do autor descobriu que a amostragem de um sinal senoidal complexo (sinal “cosseno + j seno”) pode realizar a operação de “divisão de frequência” (Fig. 7), e criamos um circuito de estimativa de sinal de alta frequência usando múltiplos sinais de baixa frequência circuitos de amostragem seguindo um filtro Hilbert analógico (filtro polifásico RC) e ADCs (Fig. 8) [24], [25]; aqui as frequências de amostragem são relativamente primos.
FIG. 7 Geração de frequência residual para sinal complexo \(\rm \cos(2\pi t) + j \sin(2\pi t)\) usando amostragem [25] ©IEEE. |
Um sinal senoidal com alta frequência é fornecido como sinal de entrada. Em seguida, sinais cosseno e seno com a mesma frequência são gerados com um filtro Hilbert analógico e alimentados em circuitos de amostragem com frequências de amostragem diferentes e baixas. Suas saídas analógicas são convertidas em AD e para suas saídas digitais são realizadas FFTs complexas. A frequência do sinal de entrada pode ser estimada a partir das frequências residuais e da teoria dos números residuais: a propriedade do mapeamento um-para-um entre o número original e seus números residuais obtidos pela divisão de números relativamente primos é a chave.
A resolução da estimativa de frequência torna-se mais precisa à medida que o número de dados FFT aumenta. Além disso, investigamos sua aplicação em testes AMS IC colaborando com um fabricante de equipamento de teste automático (ATE) [26].
3.2 Amostragem de Proporção Áurea e Proporção Metálica
O autor aprendeu “fenômenos ausentes de formas de onda” em sistemas de amostragem de tempo equivalente, como os osciloscópios de amostragem. Em seguida, ele tentou encontrar a condição eficiente de aquisição da forma de onda da relação entre a frequência do clock de amostragem e a frequência de entrada senoidal, que não causa o fenômeno. Um de seus alunos descobriu, por meio de extensas simulações, que a proporção áurea (1.6180..) é a mais eficiente para evitar o fenômeno de falta de forma de onda (Fig. 9), e analisamos sua eficácia na teoria e na simulação [27].
FIG. 9 Amostragem de proporção áurea e distribuição uniforme de seus pontos de amostragem [28] ©IEEE. |
Como extensão, investigamos a amostragem de razão metálica da frequência de amostragem e da frequência de entrada, que também realiza uma aquisição eficiente de formas de onda. Além disso, foram encontradas várias propriedades interessantes da amostragem de razão metálica do ponto de vista da teoria dos inteiros [28].
Esses resultados podem ser utilizados em diversas aplicações de teste LSI, como o teste de histograma ADC [29], porque lá o relógio de amostragem e o sinal de entrada podem ser controlados intencionalmente. Além disso, as técnicas de amostragem de razão áurea e razão metálica podem ser usadas para geração de sinais pseudo-aleatórios direcionados para simulações de Monte Carlo [30].
3.3 Análise de Não Idealidade da Amostragem de Forma de Onda
O jitter de amostragem é um problema sério para a aquisição de formas de onda em banda larga (Fig. 10), e as empresas de instrumentos eletrônicos de medição de alta frequência estão interessadas nesta questão. Nosso estudo sobre o efeito jitter foi motivado para realizar um circuito track-hold de alta velocidade como em [31].
Potência de ruído exata \((P_j)\) e a degradação de SNR devido ao jitter de amostragem são derivadas nas Eqs. (1), (2) assumindo que o jitter (\(\varepsilon\)n) segue a distribuição gaussiana de N (0, \(\sigma_{\rm j}\)) e a entrada é um sinal senoidal de frequência \(f_{\rm in}\) [32], [33].
\[\begin{eqnarray*} &&\!\!\!\!\! P_j=A^2\left[1-\exp\left(-2\pi^2 f_{in}^2 \sigma_j^2\right)\right] \tag{1} \\ &&\!\!\!\!\! \mathit{SNR}=-10\log 2\left[1-\exp \left(-2\pi^2 f_{in}^2 \sigma_j^2\right)\right] \quad \mbox{[dB]}. \tag{2} \end{eqnarray*}\] |
Foi impressionante que o terceiro autor de [33] conhecesse e utilizasse as seguintes fórmulas (3), (4) para derivação das Eqs. (1), (2):
\[\begin{eqnarray*} &&\!\!\!\!\! E\left[\cos\left(\omega\varepsilon_n\right)\right]=\exp \left(-\frac{\omega^2\sigma_j^2}{2}\right) \tag{3} \\ &&\!\!\!\!\! E\left[\sin\left(\omega\varepsilon_n\right)\right]=0. \tag{4} \end{eqnarray*}\] |
Observe que no circuito de amostragem real, a distribuição do jitter geralmente não é gaussiana.
É amplamente aceito que o efeito de jitter de amostragem é a limitação fundamental do desempenho do ADC. Mas o autor considera que o tempo contínuo \(\Delta\Sigma\) A ADC pode superar este problema; Os efeitos de jitter para ADC interno são em forma de ruído e aqueles para DAC interno podem ser reduzidos pelo design de DAC insensível a jitter (como RF DAC) [34], [35].
Nosso circuito de medição de jitter e circuito de redução de jitter são mostrados nas Figs. 11, 12 respectivamente [36]-[38], desenvolvidos pelo primeiro autor.
FIG. 12 Imagem conceitual do circuito de redução de jitter do clock proposto usando uma média de fase entre bordas de clock com atraso automático não correlacionadas [38]. |
Além disso, investigamos os efeitos de erro de tempo de amostragem dependentes de entrada em amostradores MOS [39] e os efeitos do tempo de abertura finito no circuito de amostragem (Fig. 13) [40], bem como os efeitos de erro de tempo para DAC [41] e capacitância de entrada não linear CMOS ADC para matriz de amplificador diferencial de entrada [42]; isso foi feito para compreender bem os circuitos e sistemas AMS.
4. DAC de taxa Nyquist
4.1 DAC de relaxamento com HPF
O autor considera que a diferenciação ou filtro passa-alta é interessante. Além disso, ele ensinou complemento de dois em seu curso básico de circuito. Então ele propôs o uso de HPF para um DAC de relaxamento (ReDAC) (Fig. 14) e descobriu que ele produz saída com polaridade positiva e negativa para entrada digital em formato de complemento de dois [43]. O ReDAC proposto com HPF é uma extensão do ReDAC original usando LPF que gera uma saída analógica apenas com polaridade positiva.
4.2 DAC de entrada com código cinza
Quando o autor começou a estudar o design de ADC, percebeu que o código Gray é frequentemente usado ali porque é robusto em comparação com o código binário. O código Gray é um sistema numérico binário onde dois valores sucessivos diferem em apenas um bit, e a conversão entre código binário e código Gray pode ser facilmente realizada por circuitos XOR (Tabela 1).
Então ele se perguntou por que não é usado para DAC; se for usado, a falha pode ser reduzida. A falha do DAC é um problema sério, como em aplicativos de exibição gráfica. Ele perguntou à autoridade do projeto ADC/DAC, que respondeu que a configuração DAC de entrada em código Gray não havia sido inventada, embora muitos pesquisadores tentassem.
O autor ensinou em sua aula de circuitos que o código Gray e o código binário são convertidos usando a lógica EXOR. Então seu grupo criou três tipos de DACs de entrada de código Gray (DACs de direção de corrente, modo de carga e modo de tensão) que usam matrizes de comutação analógicas equivalentes a EXOR (Fig. 15) [44].
4.3 Arquiteturas DAC Baseadas na Teoria dos Números
Os inteiros têm muitas propriedades interessantes, como o teorema do número poligonal e a conjectura de Goldbach de números primos, e consideramos usá-los para novas arquiteturas DAC como pesquisa universitária motivada pela curiosidade: número poligonal DAC e número primo DAC [45]. Mostramos que cada um consiste em algumas fontes de corrente, uma rede de resistores, conjuntos de interruptores e um circuito decodificador. As propriedades desses DACs estão posicionadas entre DACs binários e unários.
4.4 Algoritmo de melhoria de linearidade DAC com classificação de células unitárias baseada no quadrado mágico
O autor gostou de livros introdutórios à matemática que descrevem o Quadrado Mágico (Fig. 16), o Quadrado Latino e o Passeio do Cavaleiro. Estes eram intelectualmente interessantes, mas as suas aplicações eficazes não foram encontradas. Em seguida, ele considerou se eles poderiam ser aplicados ao projeto do AMS IC; esta é uma pesquisa movida pela curiosidade. Propusemos usar Magic Square, Latin Square e Euler Knight Tour como algoritmos de ordem de seleção de células unitárias de sequências de números pseudo-aleatórios 2D para cancelar efeitos sistemáticos de incompatibilidade entre células unitárias de um DAC unário e melhorar sua linearidade (Fig. 17) [46] - [48].
FIG. 17 Layout de quadrado mágico de células unitárias para um DAC unário que cancela seus erros de gradiente linear/quadrático. |
Também investigamos um algoritmo chamado classificação de corrente de 3 estágios em células de corrente ponderadas semi-unárias para melhorar a linearidade de um DAC de direção de corrente [49].
4.5 Método de embaralhamento de incompatibilidade de células unitárias para DAC unário de alta resolução com base em layout 3D virtual
Propusemos um método de embaralhamento de incompatibilidade de células unitárias para um DAC unário de alta resolução baseado em layout 3D virtual, para melhorar sua faixa dinâmica livre espúria (SFDR) [50]. Isto pode ser implementado com interconexões simples e circuitos embaralhados, em comparação com aqueles baseados no layout 2D.
É cuidar das incompatibilidades de características estáticas usando o Dynamic Element Matching (DEM) para o DAC unário. Consideramos aqui que a largura de banda do sinal do DAC é de DC até metade da frequência de amostragem ou frequência superior, de modo que a técnica DEM precisa apenas espalhar uniformemente o espectro dos tons espúrios causados pelas incompatibilidades em toda a banda do sinal, sem necessidade de modelagem incompatível; isso é chamado de embaralhamento de incompatibilidade. No entanto, o circuito de implementação direta de tal mistura de incompatibilidade para o DAC unário de alta resolução torna-se complicado. Investigamos um método mais eficiente de hardware considerando um caso 3D virtual, considerando decodificadores X, Y e Z (Fig. 18).
FIG. 18 Decodificadores X, Y, Z e células unitárias com layout 3D virtual para DAC unário de 6 bits [50]. |
O autor teve essa ideia a partir do cubo mágico (ou quadrado mágico 3D) e da intuição de que a lógica do circuito decodificador binário para termômetro tem alguma regularidade.
5. Conversor analógico-digital de registro de aproximação sucessiva (SAR ADC)
Consideramos que alguma redundância do SAR ADC (Fig. 19) pode relaxar os requisitos dos seus componentes internos; aí o erro é corrigido digitalmente sem sua medição. Então o desempenho geral do circuito pode ser melhorado. A redundância pode ser classificada em duas categorias:
(i) Redundância de operação (redundância temporal): Se a operação, como o número de etapas SAR, tiver alguma redundância, o tempo geral de conversão do AD pode ser reduzido, bem como sua confiabilidade pode ser melhorada.
(ii) Redundância de circuito (redundância espacial): Se hardware redundante, como vários comparadores SAR, for usado em um ADC SAR, seu tempo geral de conversão poderá ser menor.
Nós investigamos ambos. Seria interessante que o computador quântico precisasse de redundância e correção de erros.
5.1 Algoritmo SAR ADC Geral com Redundância de Operação e Correção Digital de Erros
Generalizamos o algoritmo para ADCs SAR com etapas sobrepostas que permitem que erros de decisão de comparação (devido a, como assentamento incompleto do DAC e assentamento incompleto do circuito de retenção de amostra) sejam corrigidos digitalmente [51]. Generalizamos esse algoritmo de busca não binário e esclarecemos quais erros de decisão podem ser digitalmente corretos. O algoritmo requer mais etapas de conversão do SAR ADC do que um algoritmo de pesquisa binária, mas a velocidade de amostragem de um SAR ADC usando esse algoritmo pode ser mais rápida do que a de um SAR ADC de pesquisa binária; isso ocorre porque este último deve aguardar o tempo de acomodação do DAC e do circuito de retenção de amostra dentro do SAR ADC.
5.2 ADC SAR ponderado por sequência de Fibonacci
O autor aprendeu em um livro introdutório à teoria dos números que uma sequência de Fibonacci tem muitas propriedades interessantes e mesmo agora novas estão sendo descobertas. É amplamente aplicado com sucesso em muitas áreas. Então consideramos aplicá-lo a um algoritmo SAR ADC de redundância de operação. A sequência de Fibonacci é definida da seguinte forma:
O SAR ponderado pela sequência de Fibonacci aproxima o SAR ADC redundante da base 1.6 com pesos inteiros, usando correção de erro digital (Fig. 20). Então descobrimos que é uma configuração de operação bem balanceada e rápida quando o tempo de acomodação do DAC interno é atendido. As belas características de sua “faixa de correção de erros” foram mostradas. Além disso, vários resultados relacionados foram encontrados [52], [53].
5.3 SAR ADC ponderado por sequência de Fibonacci como pesquisa de seção de Fibonacci
O autor aprendeu o algoritmo de busca de seção de Fibonacci (Fig. 21) e teve a intuição de que isso está relacionado ao SAR ADC ponderado pela sequência de Fibonacci. O algoritmo de busca de seção Fibonacci é usado para encontrar efetivamente o valor extremo da função unimodal. Em seguida, encontramos a equivalência entre o SAR ADC ponderado por sequência de Fibonacci e o SAR ADC baseado no algoritmo de busca de seção de Fibonacci usando a função unimodal obtida pelo valor absoluto da diferença entre a tensão de entrada do ADC e a saída interna do DAC [54].
5.4 DAC ponderado por sequência de Fibonacci
Criamos também um DAC ponderado por sequência de Fibonacci usando redes de resistores RR (Fig. 22) [55]; seus resistores de terminação são importantes. Isso pode ser usado dentro do SAR ADC ponderado por sequência de Fibonacci.
5.5 ADC SAR ponderado com relação de pseudo-prata
É bem sabido que quando o número binário é deslocado 1 bit para a esquerda, é equivalente à multiplicação por 2. É interessante que quando é representado com raiz de \(\sqrt{2}\), o deslocamento para a esquerda de 2 bits é equivalente à multiplicação por 2 e o deslocamento para a esquerda de 1 bit é a multiplicação por \(\sqrt{2}\).
A proporção de fita (\(\sqrt{2}\)) é popular especialmente nas culturas japonesas e um dos alunos considerou o (pseudo) ADC SAR ponderado pela proporção de prata e descobriu: este método pode realizar conversão SAR AD de alta velocidade ao levar em conta o assentamento incompleto do DAC interno e usar dois relógios internos de diferentes períodos [56].
Observe que os pesos SA da pseudo proporção de prata são dados por
\[1, 1, 1, 2, 2, 4, 4, 8, 8, 16, 16, 32, 32, 64, 64, 128, 128, \ldots,\] |
enquanto os binários são
\[1, 2, 4, 8, 16, 32, 64, 128, 256, 512, 1024, \ldots\] |
5.6 SAR ADC binário com três comparadores e correção digital de erros
Um dos pesquisadores associados inventou um algoritmo SAR ADC usando três comparadores operando em paralelo, em vez de apenas um como nos ADCs SAR convencionais (Fig. 23) [57]-[59]; isso é classificado na redundância de circuito SAR ADC. Esta redundância do comparador permite maior resolução, operação potencialmente mais rápida, maior confiabilidade e correção de erros do comparador. Nós investigamos e derivamos seu algoritmo de correção de erros.
5.7 Algoritmo SAR ADC não binário com dois ou três comparadores
Investigamos o método de projeto de um ADC SAR com circuito redundante (dois ou três comparadores) e número redundante de etapas, juntamente com correção digital de erros [60], [61]. Suas faixas de correção de erros foram esclarecidas. Esta é a generalização do nosso SAR ADC anterior com 3 comparadores, mas sem redundância de etapas e aquele com número redundante de etapas usando um comparador.
5.8 Projeto para testabilidade que reduz o tempo de teste de linearidade de ADCs SAR
Desenvolvemos um chip SAR ADC cujos pesos SA e número de etapas são programáveis [62]. Como sua aplicação, criamos o design para testabilidade (DFT) do SAR ADC que reduz significativamente o tempo de teste de sua linearidade DC com o sinal de entrada de rampa (Fig. 24). Há apenas um número limitado de DFTs ADC bem-sucedidos, e este é o nosso teste.
Observações:
- Outras tecnologias relacionadas a testes do SAR ADC com redundância são discutidas em [63], [64].
- O SAR ADC não binário de compartilhamento de carga de dois comparadores com compensação digital para efeitos de deslocamento do comparador é mostrado em [65].
- Devemos notar que o SAR ADC de comparador único com redundância de operação aumenta o número de etapas para que o consumo de energia dinâmico aumente em comparação com o binário sem redundância.
6. ADC intercalado no tempo
6.1 Análise explícita dos efeitos de incompatibilidade de canais em sistemas ADC intercalados no tempo
O autor esteve envolvido em um projeto de pesquisa ADC de ultra-alta velocidade e revisou vários artigos relacionados em Hewlett Packard Journals; um deles era sobre questões de CPM intercaladas no tempo, o que o inspirou muito.
Um sistema ADC intercalado no tempo é uma maneira eficaz de implementar um ADC de alta taxa de amostragem com circuitos relativamente lentos (Fig. 25). No sistema, vários ADCs de canais operam em tempos de amostragem intercalados, como se fossem efetivamente um único ADC operando a uma taxa de amostragem muito mais alta. No entanto, incompatibilidades como deslocamento, ganho, incompatibilidades de largura de banda entre ADCs de canal, bem como distorção de tempo dos relógios distribuídos a eles, degradam o SNDR do sistema ADC como um todo. Analisamos seus efeitos nos domínios do tempo e da frequência [66].
Observações:
- Problemas de incompatibilidade de linearidade são descritos em [67], [68].
- Observe que a arquitetura ADC intercalada no tempo é usada para baixa potência em eletrônicos de consumo, bem como para amostragem de alta velocidade em instrumentos de medição.
- Investigamos um DAC intercalado em largura de banda [69].
- Aprendemos que relógios de múltiplos caminhos (como intercalados no tempo, intercalados em largura de banda e I, Q-path) e multiamostragem em circuitos AMS têm problemas de incompatibilidade.
6.2 Método de compensação digital para incompatibilidades de tempo em ADC intercalado no tempo
O efeito de incompatibilidade mais sério para um ADC intercalado no tempo de banda larga é a distorção de tempo entre os ADCs de canal. Foram propostos muitos métodos de compensação, os quais têm suas próprias vantagens e desvantagens. Visamos aplicações do sistema ATE e aí sua calibração digital é desejável em vez da analógica. Em seguida, combinamos o método de correlação e o filtro digital de atraso fino para sua calibração (Fig. 26) [70].
FIG. 26 Correlação cruzada para detecção de distorção de tempo em ADC intercalado de dois canais [70] ©IEEE. |
Usamos correlação cruzada entre as saídas ADC do canal para detectar a distorção de tempo do canal e fazemos ajustes de tempo de aproximação sucessiva usando nosso filtro de atraso digital de fase linear proposto para compensar a distorção de tempo. Verificou-se que o uso de sinais de entrada multitons com correlação cruzada de saídas proporcionou uma maneira mais robusta de detectar distorções de temporização do que usar um único tom.
6.3 Filtro Digital para Atraso Fino
Tivemos a ideia de um filtro digital FIR para ajuste fino do atraso de tempo, considerando o sincero amostragem de função no domínio do tempo (Fig. 27). Nosso filtro digital pode definir seu atraso de grupo com resolução de tempo arbitrária enquanto mantém as características de fase linear [71], [72]; isso pode ser usado como para o ajuste de distorção de tempo dos relógios de amostragem ADC intercalados no tempo descritos acima.
7. Conversor de tempo para digital (TDC)
Circuitos analógicos no domínio do tempo, como TDCs, são agora populares em conferências internacionais na área de circuitos e sistemas AMS. No entanto, observe que lidar com a dinâmica do circuito (temporização, largura de banda, taxa de variação) é muitas vezes difícil e problemático, em comparação com o circuito de manipulação de sinal de tensão. Observe também que os TDCs têm sido usados especialmente em sistemas ATE para medição de tempo na prática.
7.1 SAR TDC com circuito de disparo
Existem muitos circuitos analógicos interessantes para instrumentos eletrônicos de medição. Há muito tempo, a Tektronix apresentou um artigo sobre o circuito de disparo em um osciloscópio em uma conferência internacional sobre tecnologias de medição (Fig. 28). Mais tarde, um TDC tornou-se popular e o autor surgiu com a sua aplicação a um TDC SAR (Fig. 29).
Usando os circuitos de disparo, a diferença de temporização da borda ascendente entre dois sinais de temporização de entrada pode ser mantida. Isso permite que o SAR TDC meça o tempo quando duas entradas de tempo são de disparo único, bem como dois relógios repetitivos [73].
Foi apontado em uma conferência internacional que um oscilador consome alguma quantidade de energia. Entretanto, para uso multicanal de TDCs, ele pode ser compartilhado entre eles.
7.2 TDC Tipo Integral
Criamos um TDC do tipo integral, inspirado em um ADC do tipo integral (Fig. 30) [74]. Ele pode obter uma resolução precisa de medição de tempo à medida que seu tempo de medição se torna mais longo e não precisa de linhas de atraso. Ele emprega dois contadores e um sinal de temporização repetitivo com um clock de frequência estável, bem como sinais de referência externa seno e cosseno. A diferença temporal de entrada é medida por um método estatístico de Monte Carlo.
Descobrimos que a relação de proporção áurea entre a frequência do sinal seno / cosseno de referência e a frequência do relógio de amostragem é desejável [75], [76].
7.3 TDC usando dois osciladores com frequências diferentes
Como modificação do TDC do tipo integral, criamos arquiteturas TDC utilizando dois osciladores assíncronos com frequências diferentes [76]; cada um inicia a oscilação com frequências diferentes do tempo crescente do sinal de temporização de entrada correspondente. Contando a diferença de fase inicial da oscilação usando contadores digitais, um TDC altamente linear e estável pode ser obtido.
Criamos duas arquiteturas usando este princípio: uma centrada no analógico e uma centrada no digital. O centrado analógico usa circuitos de disparo de osciloscópio e o centrado digital usa osciladores de anel. Para o analógico centrado, sua operação é estável, mas são necessários dois sinais senoidais assíncronos externos (Fig. 31). Para o digital centrado, todos os circuitos TDC, incluindo a calibração, podem ser implementados com circuito totalmente digital.
7.4 TDC Aritmético de Resíduos e TDC de Código Gray
Criamos uma arquitetura TDC com arquitetura aritmética de resíduos a partir da motivação de aplicar a teoria dos números ao projeto do circuito AMS [77]. Ele pode reduzir significativamente o hardware e a energia em comparação com um TDC do tipo flash, mantendo um desempenho comparável. Mais tarde, porém, descobriu-se que isso gera uma falha.
Então criamos um TDC sem falhas baseado no código Gray, que é uma versão melhorada do TDC aritmético de resíduos (Fig. 32) [78]. Também mantém vantagens do TDC aritmético de resíduos.
7.5 Arquitetura Estocástica TDC
O uso proativo de variações leva a uma resolução de tempo precisa. O TDC com circuito totalmente digital foi investigado. O autor tinha algum conhecimento tanto da autocalibração da linearidade do TDC com o método do histograma quanto do TDC estocástico. Então ele veio combiná-los (Fig. 33), e a arquitetura TDC inventada tem o seguinte: (1) Circuito codificador que garante características monotônicas. (2) Circuito de autocalibração com método de histograma para melhoria de linearidade. (3) Arquitetura estocástica para resolução em tempo preciso com uso proativo de características MOSFET e variações de roteamento [79]-[81].
7.6 Calibração de Linearidade TDC com Amostragem em Tempo Equivalente de Razão Metálica
Implementamos um TDC de autocalibração de linearidade com o método de histograma usando um FPGA analógico. Esta é uma calibração em primeiro plano, onde a operação normal é interrompida, o próprio circuito mede seu próprio erro e então é compensado pelo próprio circuito. Realizamos seu experimento, mas sua precisão de linearidade foi saturada mesmo após um longo tempo de calibração. Naquela época, seu motivo não estava claro. Mais tarde, surgiu o uso da amostragem de razão metálica, que foi bem-sucedida [82].
7.7 Arquitetura ADC usando TDC
O primeiro autor em [83] desenvolveu uma arquitetura ADC usando TDC para aplicações ATE (Fig. 34). Como um TDC do tipo flash é realizado com circuitos totalmente digitais, este ADC pode ser implementado principalmente com circuitos digitais, o que é adequado para implementação CMOS fina. Em outras palavras, o desempenho do ADC melhora à medida que a tecnologia CMOS avança, mesmo que a tensão de alimentação seja reduzida. Isso demonstrou que o processamento de sinal analógico no domínio do tempo é adequado para a tecnologia CMOS fina.
FIG. 34 Arquitetura ADC no domínio do tempo e sua operação. Ele emprega um TDC e realiza amostragem não uniforme [83]. |
Observe também que este ADC executa não uniforme amostragem porque o tempo de amostragem depende do valor da tensão de entrada e do processamento de sinal digital para converter não uniforme amostragem de dados para uniforme um é necessário.
8. \(\Delta\Sigma\) Conversor ADC, DAC, TDC e DC-DC
O autor tem uma forte convicção de que \(\Delta\Sigma\) as técnicas são aplicáveis a muitos campos, o que sempre leva ao sucesso.
8.1 Passa-banda Complexo \(\Delta\Sigma\)Modulador AD sem I, layout de cruzamento de caminho Q e algoritmo BP DWA complexo
Projetamos, fabricamos e medimos um complexo passa-banda com capacitor chaveado multibit de segunda ordem \(\Delta\Sigma\)Modulador AD que teve nossa nova arquitetura e algoritmo [84], [85]. Criamos uma estrutura complexa de filtro passa-banda no caminho direto com correspondência dinâmica I, Q para a redução de incompatibilidades entre os caminhos I e Q (Fig. 35) [86]. Também criamos um algoritmo complexo de média ponderada de dados de passagem de banda (DWA) para suprimir os efeitos de não linearidade de DACs multibit em forma complexa para obter alta precisão (Fig. 36) [87]. O chip empregou ambos para avaliar sua eficácia.
8.2 Técnica de supressão de ciclo limite usando pontilhamento digital em \(\Delta\Sigma\) Modulador DA
Criamos uma técnica de pontilhamento digital para suprimir ciclos limite em um \(\Delta\Sigma\) Modulador DA [88]. Ele usa uma porta XOR na saída do modulador e o dither digital é gerado por outro \(\Delta\Sigma\)Modulador D. A resolução do DAC seguindo o modulador é de 1 bit (em vez de multi-bit) graças ao uso da porta XOR, e o SNDR geral não se degrada porque o dither é adicionado na saída e, portanto, tem formato de ruído (Fig. 37). Observe que os ciclos limites geralmente não são observados em um \(\Delta\Sigma\) Modulador AD devido ao ruído do dispositivo dentro do modulador AD.
8.3 Técnicas de Medição de Ruído de Fase Usando \(\Delta\Sigma\) TDC
Foi exigido da indústria que testes de curto prazo de ruído de fase sem analisador de espectro fossem necessários na fase de envio da produção em massa.
Então criamos uma técnica para medir o ruído de fase de um relógio usando um \(\Delta\Sigma\) TDC (Fig. 38) [89]. Pode ser implementado com circuitos simples, devido ao seguinte: (i) O relógio em teste (CUT) é um sinal repetitivo. (ii) A resolução do tempo com CUT e relógio de referência pode ser melhor usando um tempo de medição mais longo com o \(\Delta\Sigma\) CDT. (iii) O espectro de potência do ruído de fase pode ser calculado a partir do \(\Delta\Sigma\) Dados de saída TDC usando FFT.
8.4 Relógio de espectro de propagação de ruído com seleção de banda
Nós investigamos um \(\Delta\Sigma\) TDC e depois como sua dualidade, um dos alunos simulou um \(\Delta\Sigma\) conversor de tempo digital (DTC). Observamos os resultados de sua simulação no domínio da frequência e descobrimos o uso como clock de espectro espalhado com seleção de banda para conversores DC-DC [90]. Esta técnica pode excluir a propagação do espectro de ruído, como nas bandas de rádio AM e FM (Fig. 39). Mais tarde, suas diversas extensões foram investigadas pela liderança de um professor visitante da Universidade Gunma [91].
9. Tecnologias de correspondência dinâmica de elementos
Foi apontado por um pesquisador da indústria que o uso de “multi-bit” é obrigatório para computadores de baixo consumo de energia. \(\Delta\Sigma\)Modulador AD, porque o requisito de taxa de variação do amplificador operacional é significativamente relaxado. No entanto, o DAC multibit tem algumas não linearidades no caminho de feedback, que degradam o SNDR geral do \(\Delta\Sigma\) ADC se nenhum cuidado for tomado. Em seguida, investigamos vários algoritmos de processamento de sinal digital para suprimir os efeitos de não linearidade do DAC multibit, que é uma das tecnologias analógicas assistidas digitalmente.
Desenvolvemos vários algoritmos DWA:
Muti-BP \(\Delta\Sigma\) Algoritmos ADC DWA [92], Algoritmos LP DWA de segunda ordem [93], [94], Algoritmo DWA complexo de BP único [87], Algoritmos DWA multi-BP complexos [95], Algoritmos DWA para BP \(\Delta\Sigma\) DAC com células unitárias ternárias [96], DWA e algoritmos de autocalibração de multi-bit \(\Delta\Sigma\) CDT [97], [98].
Aqui estão alguns comentários:
(i) O algoritmo DWA com 1stA modelagem de ruído de ordem de não linearidades DAC pode ser implementada com hardware simples, enquanto a de segunda ordem é complicada; isso é válido para todos os algoritmos DWA de segunda ordem relatados até agora.
(ii) Dois DACs são usados em um modulador BP complexo e seu algoritmo DWA utiliza seleção de ordem de acoplamento cruzado de células unitárias em dois DACs (Fig. 35) [87], [95].
(iii) Até onde sabemos, somos os primeiros no desenvolvimento do multi-bit \(\Delta\Sigma\) Algoritmo TDC DWA [97], [98].
(iv) Até onde sabemos, não existe um método sistemático para o desenvolvimento de algoritmos DWA [99].
(v) A técnica de casamento dinâmico também pode ser aplicada a um caminho I, Q de um circuito transmissor [100].
10. Outros Circuitos
10.1 ADC de dobramento/interpolação e algoritmo de correção de erro digital
O autor esteve envolvido no desenvolvimento de um ADC de 6 bits de alta velocidade usando SiGe Hetero-Junction Bipolar Transistor (HBT) para aplicações de instrumentos de medição [101]. A arquitetura de dobramento/interpolação é adequada para projeto ADC com HBT, que emprega um processamento de sinal de codificação analógica.
Também investigamos seus algoritmos de correção de erros digitais, descobrindo uma redundância muito pequena [102]. As relações entre correção de erros e frequência do sinal de entrada foram esclarecidas. Os bits inferiores obtidos pelo circuito de interpolação com redundância corrigem os bits superiores pelos circuitos de dobramento.
Mais tarde, o autor percebeu que isso é comum para muitos algoritmos de correção de erros digitais de vários ADCs e que é semelhante a um somador digital onde os bits mais baixos são calculados primeiro e seus transportes gerados são propagados para os bits mais altos.
10.2 Algoritmo de autocalibração em segundo plano para ADC em pipeline usando esquema ADC dividido
Investigamos tecnologias de autocalibração ADC devido à demanda da indústria. A calibração de fundo utiliza medições de erro indireto e um algoritmo de processamento de sinal adaptativo; é executado durante o tempo normal de operação. Em outras palavras, nenhum intervalo de tempo de calibração é necessário. Todas essas operações são feitas pelo próprio circuito sem a ajuda externa do usuário do circuito.
Como um deles, investigamos um algoritmo de calibração de fundo para um ADC em pipeline com um amplificador de malha aberta usando uma estrutura ADC dividida [103]. O amplificador de malha aberta é empregado como um amplificador de resíduo no primeiro estágio do ADC em pipeline para obter baixa potência e alta velocidade (Fig. 40). No entanto, o amplificador de resíduo, bem como o DAC, sofrem de erro de ganho e não linearidade e, portanto, precisam de calibração. Investigamos a estrutura ADC dividida para sua calibração de fundo com convergência rápida.
10.3 Análise e Projeto de Estabilidade de Amplificador Operacional Baseado no Critério de Estabilidade de Routh-Hurwitz
A teoria de controle é a base do projeto de circuitos analógicos. O gráfico de Bode baseado no critério de estabilidade de Nyquist é amplamente utilizado para projetos de amplificadores operacionais. Mas o autor se perguntou por que o critério de estabilidade de Routh-Hurwitz não foi usado no projeto de circuitos e finalmente percebeu que muitos projetistas de circuitos AMS não o conheciam corretamente; esse fato foi muito surpreendente para o autor.
Em seguida, investigamos o uso do critério de estabilidade de Routh-Hurwitz além do critério de Nyquist para análise e projeto da estabilidade do amplificador operacional, quando seu pequeno circuito equivalente é derivado; isso pode levar à derivação explícita da condição de estabilidade para os parâmetros do circuito do amplificador operacional, e isso é eficaz especialmente para amplificadores operacionais de múltiplos estágios [104].
10.4 Fonte de Corrente de Referência MOS
Durante a palestra do autor sobre circuito analógico CMOS para seus membros de laboratório, ele atribuiu diversas modificações de fontes de corrente e um dos alunos mostrou seus resultados de simulação, que foi a melhoria do projeto da fonte de corrente constante (espelho de corrente de pico), originalmente inventada por Nagata Minoru. em 1966 (Fig. 41 (a)).
Além disso, vários pesquisadores da indústria sugeriram características de temperatura da corrente de drenagem do MOS em relação à tensão da porta (Fig. 41 (b)).
Aplicamos isso a circuitos de fonte de corrente de referência MOS insensíveis à tensão de alimentação e temperatura [105]-[108]. Estes demonstraram que ainda existem desafios no projeto de circuitos analógicos com um pequeno número de transistores MOS.
10.5 Tecnologias de teste de circuito e sistema AMS
As tecnologias de teste de circuitos e sistemas AMS são importantes, mas seus pesquisadores não são tantos nas universidades. Depois, estivemos envolvidos na pesquisa para eles, colaborando com a indústria [109]-[124]. Eles estão na fronteira entre o circuito AMS e as tecnologias de teste LSI. Além disso, a função fisicamente não clonável (PUF) foi investigada aplicando o método de autocalibração de linearidade TDC [125].
10.6 Técnica de conversão CC-CA para tensão CC muito pequena
O autor vivenciou dois projetos de pesquisa de colaboração industrial com duas empresas diferentes de forma independente. Ambos são para medições de tensão CC muito pequenas; um é aquele para pequena tensão / corrente relacionada a IC analógico com conversão DC-AC (Fig. 42) [122] - [124] e o outro é aquele para medição de deformação usando extensômetro (Fig. 43) [126]. Ambos os pesquisadores usaram a técnica de conversão DC-AC e ambos tiveram sucesso. Reconhecemos que, em geral, esta técnica é útil para medições de tensões CC muito pequenas com alta precisão, suprimindo os efeitos de ruído de baixa frequência.
10.7 Circuitos Eletrônicos de Potência
Consideramos que os circuitos de eletrônica de potência desempenham um papel importante em todo o mundo, e temos estado envolvidos em seu estudo com nossos associados de pesquisa: conversor DC-DC [127]-[130], redução EMI [131], [132], circuito de bomba de carga [133]-[135], técnica de medição [136], coleta de energia [137], fonte de alimentação de rastreamento de envelope (Fig. 44) [138], análise de indutor acoplado (Fig. 45) [139], gerador PWM digital [140 ] e driver de porta IGBT [141].
10.8 Circuito aritmético digital de ponto flutuante baseado na expansão da série Taylor
O autor percebeu que a expansão em série de Taylor tem sua região de conversão; para algumas funções é muito amplo, enquanto para outras é limitado. Em seguida, consideramos aplicá-lo a alguns circuitos aritméticos digitais de ponto flutuante para uma boa compensação entre tamanho de memória, número necessário de adições/subtrações/multiplicações e precisão de computação [142], [143].
10.9 Resultados de pesquisas lideradas por pesquisadores associados
Existem também alguns resultados de pesquisas lideradas por professores e pesquisadores visitantes, bem como por doutores. alunos do curso no laboratório do autor: modelagem de dispositivos [144]-[147], dispositivo MOS difundido lateralmente (LDMOS) [148]-[150], filtro analógico [151]-[154], sensor [155], rede neural [ 156], transmissão de energia sem fio [157], dinâmica de fluidos computacional [158] e máscara livre de distanciamento [159], [160].
11. Conclusão
Este artigo revisou as realizações de pesquisa do grupo do autor na área de circuitos e sistemas AMS com a introdução do modo de pensar e da motivação para a pesquisa. Graças a muitos excelentes colaboradores de pesquisa e estudantes, eles cobrem uma ampla gama de áreas, como algoritmos, circuitos, sistemas, modelagem, dispositivos e testes. Como alguns deles são orientados por algoritmos e independentes de tecnologia, esperamos que possam viver por muito tempo na sociedade em explosão digital. Este artigo é encerrado observando que ensinar os alunos em aulas, bem como discussões com pesquisadores, são muito úteis para novas ideias.
Agradecimentos
O autor gostaria de agradecer a todos os membros do seu grupo e associados de pesquisa que contribuíram com a pesquisa mencionada neste artigo. Este trabalho foi apoiado pela concessão JSPS KAKENHI número 21K04190 e 21KK0080.
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