1. Introdução
Devido à crescente demanda de largura de banda de dados, a sinalização PAM4 tem sido usada em vez da sinalização NRZ para relaxar o impacto da perda de inserção (IL) porque a frequência Nyquist necessária da sinalização PAM4 é metade em comparação com a da sinalização NRZ nos mesmos dados. largura de banda. Além disso, receptores baseados em ADC (RXs) [1]-[11] foram adotados em vez de RXs baseados em analógicos [12]-[15] para lidar com sinalização multinível de alta velocidade além de 50 Gb/s em períodos relativamente longos. canais de distância como médio alcance (MR) e longo alcance (LR), que permitem utilizar equalização digital usando um DSP após um ADC. RXs típicos baseados em ADC usam clock de taxa de transmissão e recuperação de dados (CDR), como o CDR Mueller-Müller (MM) [16], que não precisa de dados de borda.
No entanto, a ausência de dados de borda torna difícil a convergência do CDR para o ponto de bloqueio ideal. Em particular, transições do tipo NRZ dentro do padrão de dados PAM4 introduzem pontos de bloqueio falsos próximos às suas bordas, levando a um BER mais alto em comparação com aquele no ponto de bloqueio correto. No entanto, até onde sabemos, não há proposta para escapar dos falsos pontos de bloqueio gerados pelo padrão de dados PAM4.
Outra questão é como ajustar a fase do relógio para o ponto de travamento ideal para atingir grandes alturas oculares. Embora várias técnicas sejam propostas para ajustar a fase do clock [17], [18], o cursor pré-1 não é equalizado porque [17], [18] são propostas para RX baseado em analógico que geralmente utiliza apenas um equalizador de feedback de decisão ( DFE), resultando em menor altura do olho para o CDR em comparação com a equalização do cursor pré-1. Além disso, embora [3] utilizando RX baseado em ADC mencione o ajuste da fase do clock, seus detalhes não são fornecidos.
Neste artigo, propomos técnicas para resolver essas questões [19]. O esquema de bloqueio com reconhecimento de bloqueio falso permite que o MM CDR encontre o ponto de bloqueio correto. O ajuste da fase do relógio controlando o parâmetro pós-1-tap ajusta a fase do relógio para o ponto que atinge a altura máxima do olho para decisão de dados, enquanto tanto o cursor pré-1 quanto o cursor pós-1 podem ser zerados para o CDR. Este artigo está organizado da seguinte forma. A Seção 2 propõe as técnicas para o MM CDR. A seção 3 descreve uma arquitetura de transceptor. A seção 4 mostra os resultados experimentais. Por fim, a conclusão é apresentada na Seção. 5.
2. Técnicas Propostas para o MM CDR
As técnicas propostas para o MM CDR consistem em duas partes. O primeiro é um esquema de bloqueio com reconhecimento de bloqueio falso para escapar dos pontos de bloqueio falso. O segundo é um ajuste de fase do clock usando um parâmetro pós-1-tap para um equalizador feed forward (FFE) no loop CDR (CDR FFE) para atingir a altura máxima do olho para decisão de dados. Essas duas técnicas são descritas em detalhes nas subseções a seguir.
2.1 Esquema de bloqueio com reconhecimento de bloqueio falso
A Figura 1 mostra o diagrama de blocos simplificado do circuito CDR. O sinal de saída de um ADC é equalizado no CDR FFE e suas saídas são enviadas para um FFE para decisão de dados (DATA FFE) e o comparador para controle de fase do clock, onde cdr_tap é o parâmetro tap para o CDR FFE. A saída para o DATA FFE não inclui o resultado do FFE pós-1 toque porque um DFE pós-1 toque para decisão de dados (DATA DFE) é executado após o DATA FFE. No comparador, a saída do CDR FFE para o CDR (FFE_OUT(t)) e o valor de referência para o comparador no loop CDR (REFC) são comparados e os valores de dados convertidos D(t) e erros E(t) são enviados para um detector de fase MM (MM PD). A saída do MM PD (PD_OUT) é enviada para um filtro de loop (LF), e a fase do clock é controlada através de um interpolador de fase (PI). Um gerador de clock (CK_GEN) gera vários clocks para o RX a partir dos sinais de clock PI.
A Figura 2 mostra os resultados da simulação de uma relação entre a fase do clock e a saída MM PD com a sinalização PAM4, o diagrama ocular após o CDR FFE e os histogramas nos pontos de bloqueio correto/falso. Como mostrado nas Figs. 2 (a) e (b), há um ponto de travamento correto próximo ao centro do olho, no qual os dados adquiridos (gráficos azuis) têm a distribuição quad-modal esperada, como mostrado na Fig. Por outro lado, existem dois pontos de falso bloqueio próximos às bordas dos dados, embora os dados adquiridos nesses pontos não tenham uma distribuição quad-modal como mostrado na Figura 2 (d).
FIG. 2 Resultados da simulação de (a) saída MM PD, (b) diagrama ocular, (c) histograma no ponto de bloqueio correto e (d) histograma no ponto de bloqueio falso (© 2022 IEEE [19]). |
Para investigar por que existem esses pontos de falso bloqueio, apenas as transições entre 0 e 3 (linhas laranja) são extraídas do padrão de dados PAM4, como mostrado na Figura 2 (b). Quando apenas as transições extraídas são consideradas, há dois pontos de fase próximos às bordas dos dados onde os dados adquiridos têm uma distribuição quad-modal como mostrado na Fig. 2 (d), então o comparador julga mal esses pontos como dados PAM4. Isto incorre em pontos de bloqueio incorretos próximos às bordas dos dados e o CDR pode convergir para um ponto de bloqueio falso.
Para evitar os pontos de falso bloqueio, duas abordagens são consideradas neste artigo. O primeiro é adicionar um valor de deslocamento a PD_OUT, inspirado em [18], e o segundo é usar o comparador no modo NRZ. O conceito da primeira abordagem é mostrado na Fig. 3. PD_OUT modificado (PD_OUT') é expresso como Eq. (1).
\[\begin{equation*} \rm PD\_OUT'=PD\_OUT+offset \tag{1} \end{equation*}\] |
Com base na Eq. (1), os pontos de falso travamento são evitados seguindo a sequência mostrada na Fig. Passo 3: o valor de offset é definido como negativo o suficiente para tornar PD_OUT' menor que zero em qualquer fase do clock para forçar o desbloqueio do CDR. Etapa 1: o valor de deslocamento é gradualmente aumentado e a fase do relógio que atende PD_OUT'=2 aparece. Como os valores absolutos de pico e vale próximos ao ponto de travamento correto são maiores do que aqueles próximos aos pontos de travamento falso, o valor de deslocamento adequado pode fazer com que os pontos de travamento falso desapareçam. Como resultado, o CDR trava próximo ao ponto de travamento correto. Etapa 0: o valor de deslocamento converge gradualmente para zero e o CDR finalmente trava no ponto de bloqueio correto.
A desvantagem desta técnica baseada em deslocamento é que é difícil saber os valores absolutos de pico e vale próximos ao ponto de travamento correto e aqueles próximos aos pontos de travamento falso. Assim, o valor de deslocamento inicial começa em um valor absoluto muito mais alto do que o de pico e vale, a fim de garantir que o CDR não trave nos pontos de falso bloqueio. Isso faz com que o CDR seja desbloqueado e o integrador no LF possa ficar saturado no início da sequência. Além disso, quando a diferença entre os valores absolutos de pico e vale perto do ponto de bloqueio correto e aqueles próximos dos pontos de bloqueio falso é pequena, significa que a faixa de deslocamento onde existe apenas o ponto de bloqueio correto é estreita. Além disso, a faixa de deslocamento pode ser pequena quando o sinal de entrada não está bem equalizado no domínio analógico. Pelas razões acima, esta técnica baseada em deslocamento não é adotada para evitar pontos de falso travamento.
A segunda abordagem é encontrar o ponto de travamento correto usando as características do MM PD com o comparador operando no modo NRZ conforme mostrado na Fig. 4. Porque os pontos de travamento falsos são gerados por erros de julgamento nos pontos estáveis adicionais quando o comparador está operando no modo PAM4, esses pontos de bloqueio podem desaparecer configurando o modo comparador do modo PAM4 para o modo NRZ, conforme mostrado na Fig. A Figura 4 (b) mostra os resultados da simulação de PD_OUT com a sinalização PAM4 usando o comparador com modos NRZ/PAM4. Conforme mostrado na Figura 4 (b), os pontos de travamento falso desaparecem e apenas o ponto de travamento correto existe no modo NRZ. Isto indica que os pontos de falso bloqueio podem desaparecer quando o modo NRZ for adotado para o MM PD. No entanto, o valor absoluto da inclinação no ponto de bloqueio correto com o modo NRZ é inferior ao do modo PAM4, conforme mostrado na Fig. 4 (b), o que significa que o ganho do MM PD é inferior ao do modo PAM4. Modo PAM4. Isso resulta em menor largura de banda de rastreamento (BW) da tolerância de jitter (JTOL) com o modo NRZ em comparação com o modo PAM4.
FIG. 4 Resultados da simulação de PD_OUT com o comparador no modo NRZ ou no modo PAM4 (antes da adaptação dos parâmetros FFE) (©2022 IEEE [19]). |
Para obter maior ganho evitando os falsos pontos de travamento, propomos uma sequência que usa tanto o modo NRZ quanto o modo PAM4 conforme mostrado na Fig. 5. Etapa 1: o CDR trava no ponto de travamento correto usando o comparador no NRZ modo. Etapa 2: adaptação dos parâmetros relacionados aos equalizadores como FFE/DFE, REFC, valor de referência do comparador no DATA DFE (REFD), amplificador de ganho variável (VGA) e equalizador linear de tempo contínuo (CTLE) ) é desempenhado. Passo 3: o comparador é colocado no modo PAM4 para ter ganho maior do que no modo NRZ. Passo 4: é realizada a readaptação dos parâmetros relacionados aos equalizadores. Como o CDR trava no ponto de travamento correto antes de mudar para o modo PAM4, a fase do relógio fica difícil de cair em pontos de travamento falso. Como a sequência proposta apenas alterna os modos do comparador de acordo com as etapas, não há necessidade de avaliar o BER para detecção de pontos de falso travamento, reduzindo o tempo de adaptação.
Observe que o algoritmo de mínimos quadrados médios (LMS) que usa a saída do comparador no modo NRZ falha na adaptação dos parâmetros FFE porque o comparador converte o nível de dados de 1 e 2 em 0 e 3, respectivamente. No entanto, a adaptação adequada dos parâmetros FFE na Etapa 2 é importante para o ponto de travamento correto ser mais estável e reduzir ainda mais o risco de cair em pontos de travamento falsos quando o modo comparador é alternado do modo NRZ para o modo PAM4 na Etapa 3 6 mostra a conexão do comparador no loop CDR ao CDR LMS e ao MM PD, onde E_NRZ é o E com o modo NRZ, D_MM é o D para o MM PD, E_MM é o E para o MM PD, MM_SEL é o sinal seletor entre o modo NRZ e o modo PAM4, respectivamente. As saídas dos comparadores conectados ao MM PD são comutadas entre o modo NRZ e o modo PAM4 de acordo com os passos. Por outro lado, a saída do comparador no modo PAM4 (E) está sempre conectada ao circuito de adaptação com o algoritmo LMS, e isso permite ativar o algoritmo LMS enquanto estiver no modo NRZ.
2.2 Ajuste de fase do clock usando o parâmetro Post-1-Tap do CDR FFE
Após o esquema de bloqueio com reconhecimento de falso bloqueio, a fase do relógio é ajustada até o ponto em que atinge a altura máxima dos olhos, o que está fortemente associado ao baixo BER. Teoricamente, o MM CDR trava no ponto onde o cursor pré-1 (h(\(-1\))) é igual ao cursor pós-1 (h(1)) conforme mostrado na Fig. Por outro lado, o algoritmo LMS adapta os parâmetros CDR FFE para fazer com que tanto o h(\(-1\)) e h(1) zero, independentemente de o ponto de travamento ser o ponto ideal para a altura máxima do olho ou não. Como resultado, o ponto de bloqueio nem sempre é o ponto ideal para a altura máxima do olho se o parâmetro pré-1-tap do CDR FFE (cdr_tap(-1)) e o parâmetro pós-1-tap do CDR FFE (cdr_tap (1)) são adaptados pelo algoritmo LMS.
Diversas técnicas são propostas para ajustar a fase do clock adicionando os pesos de “Early” e “Late” [17] ou o valor de offset [18] ao MM PD. No entanto, essas técnicas utilizam a diferença entre h(\(-1\)) e h(1) para ajustar a fase do relógio, e h(\(-1\)) não é equalizado com [17] e [18]. Como resultado, a altura do olho para o CDR permanece menor em comparação com h(\(-1\)) é equalizado.
Para resolver este problema, cdr_tap(1) é adaptado independentemente em vez do algoritmo LMS como mostrado na Fig. Com este esquema, a forma de onda da resposta de bit único (SBR(t)) é alterada para SBR'(t) após o CDR FFE controlando cdr_tap(7), e o valor da fase bloqueada também é controlado (seta vermelha). A Figura 1(c) mostra os resultados da simulação da relação entre cdr_tap(7) e o valor da fase bloqueada. Conforme mostrado na Fig. 1 (c), a fase do clock é controlada alterando cdr_tap (7). Considerando que h(\(-1\)) não é equalizado com [17], [18], ambos h(\(-1\)) e h(1) podem ser zerados com a técnica proposta, resultando em maior altura do olho para o CDR.
Na sequência proposta, cdr_tap(1) é adaptado de forma independente para atingir o REFD máximo, o que significa que a altura do olho para decisão dos dados também é máxima. A Figura 8 (a) mostra um fluxograma da sequência de adaptação cdr_tap(1). Passo 1: inicialize a direção da adaptação cdr_tap(1), o REFD anterior (pREFD) e o REFD atual (cREFD). Passo 2: o algoritmo LMS adapta os parâmetros FFE, exceto cdr_tap(1), os parâmetros DFE, REFC e REFD por um determinado período de tempo. Ao mesmo tempo, o REFD é integrado ao cREFD em cada ciclo. Etapa 3: o cREFD é comparado com o pREFD, o que significa que o REFD médio neste período é comparado com o do período anterior. Se cREFD for maior que pREFD, a direção permanecerá inalterada; caso contrário, a direção é invertida (de \(+1\) para \(-1\) ou a partir de \(-1\) para \(+1\)). Passo 4: de acordo com a direção, cdr_tap(1) é incrementado ou decrementado. Ao mesmo tempo, cREFD é salvo em pREFD e cREFD é zerado e retorna à Etapa 2. A Figura 8 (b) mostra o exemplo da adaptação cdr_tap(1). Como o FFE já está implementado no loop CDR, nenhum custo computacional adicional, exceto a adaptação cdr_tap(1), é necessário para ajustar a fase do clock. Observe que a sequência descrita na Figura 8 apenas adapta os parâmetros FFE/DFE e REFC/REFD, ela é utilizada nas Etapas 2 e 4 da Figura 5.
3. Arquitetura do Transceptor
As técnicas propostas na Seção. 2 são implementados em um transceptor PAM56 de 4 Gb/s com RX baseado em ADC. A arquitetura do transceptor é mostrada na Fig. 9. Para melhorar a qualidade do sinal, uma proteção ESD assistida por filtro ladder LC é usada para um transmissor (TX). Um DAC de 7 bits com função de FFE 1-pré/2-pós-tap é usado para o TX. Um front end analógico RX (RX-AFE) consiste em uma terminação on-die assistida por T-Coil, um CTLE de 2 estágios e um VGA de 2 estágios. O RX-AFE é seguido por um ADC intercalado no tempo (TI-ADC). As saídas do TI-ADC são conectadas a um alinhador e as saídas alinhadas são enviadas ao DSP.
Como mostrado na Fig. 9, o DSP consiste em uma correção de incompatibilidade de deslocamento/ganho, um CDR FFE de 3 pré/4 pós-tap, um MM PD, um LF, um controlador PI, um 4 pré/26 pós -tap DATA FFE e um DATA DFE de 1 toque. Também inclui um circuito de estimativa de incompatibilidade, circuitos de adaptação com o algoritmo LMS para os parâmetros FFE/DFE e REFC/REFD, um circuito de adaptação para cdr_tap(1) e um controlador CTLE/VGA. A saída do CDR FFE sem equalização cdr_tap(1) é enviada para o DATA FFE/DFE para reduzir a largura de bits dos parâmetros DATA FFE enquanto a do CDR FFE com equalização cdr_tap(1) é enviada para o MM PD. As incompatibilidades de deslocamento/ganho são corrigidas no domínio digital enquanto as incompatibilidades de inclinação são corrigidas no domínio analógico.
Um VCO tipo LC é aplicado a um PLL para o clock de baixo jitter distribuído ao TX e um PI seguido por um CK_GEN para o ADC/DSP. Em geral, é importante que os VCOs obtenham desempenho de baixo jitter com pequena área ocupada. No entanto, os indutores espirais convencionais de alto Q precisam de uma grande área para o desempenho de baixo jitter. Para reduzir a área ocupada do indutor, um indutor personalizado em “formato de vidro” foi projetado conforme mostrado na Fig. 10. Comparado com o indutor convencional, a pequena diferença de tensão entre as camadas superior e inferior no enrolamento interno ajuda a reduzir a lâmpada equivalente capacitância, resultando em maior valor Q [20]. A direção da corrente na maior parte é a mesma do fio adjacente, resultando em grande indutância por indutância mútua. Porém, a direção da corrente próxima ao centro é oposta, o que reduz a indutância total. Para relaxar o impacto da parte central, o fio próximo ao centro é projetado para ser o mais curto e espaçado possível. Usando o indutor proposto, a área ocupada do indutor pode ser reduzida, mantendo a indutância e o valor Q necessários. A Figura 11 mostra a relação entre a área ocupada e os valores Q simulados em 14 GHz. Comparado com o indutor espiral convencional com a mesma indutância e valor Q, a área ocupada do indutor proposto (Área = X * Y) é reduzida em 28.7% no valor Q moderado de 9.4, o que é suficiente para o jitter do clock alvo . Além disso, uma bomba de carga com cancelamento de ruído [21] também é implementada no PLL.
A Figura 12 (a) mostra o diagrama de blocos do TI-ADC. Uma arquitetura hierárquica com quatro buffers de classificação 1 é usada no TI-ADC de 7 bits e 32 vias. Cada buffer de classificação 1 é seguido por dois circuitos track-and-hold (THs) rodando a 3.5 GS/s, e cada TH é conectado a um buffer de classificação 2 seguido por quatro sub-ADCs. A Figura 12 (b) mostra o gráfico de temporização do TI-ADC. CK_R1_Xs são calibrados com inclinação pelo sinal de controle do DSP enquanto CK_R2_Xs não são calibrados. A Figura 12 (c) mostra o diagrama de blocos do sub-ADC. Cada sub-ADC utiliza um comparador dinâmico em um loop assíncrono com 8 ciclos de aproximação sucessivos (redundância de 1 bit para testar operação de 8 bits).
4. Resultados de medição
Um chip de teste é fabricado em tecnologia CMOS FinFET de 16 nm, e uma micrografia do chip de teste é mostrada na Fig. 13. A área do chip do transceptor é de 4.0 mm.2 incluindo circuitos de teste. A Figura 14 mostra os gráficos do canal IL usado para testes de loopback externo. A perda total de bola para bola é de 30 dB a 14 GHz. As Figuras 15(a) e 15(b) mostram a saída TX e o diagrama RX eye recuperado a 56 Gb/s. Conforme mostrado na Figura 15(b), um padrão de olho aberto é obtido após a equalização pelo DSP. A Figura 16 mostra a curva da banheira obtida nos testes de loopback externo. O BER inferior a 1e-7 é alcançado com PRBS31. A Figura 17 mostra o JTOL com PRBS15 em IL=29.3 dB. Nas medições JTOL, um gerador de forma de onda arbitrária emite o sinal PAM4 para o RX. Como mostrado na Fig. 17, o BW de rastreamento de 10 MHz é alcançado e atende ao nosso JTOL alvo.
A Figura 18 mostra o diagrama de olho equalizado e o histograma de dados no ponto de travamento com e sem o esquema de travamento com reconhecimento de travamento falso proposto quando a fase do relógio é definida para o ponto de travamento falso antes da sequência de adaptação. Com o esquema proposto, o CDR MM pode escapar com sucesso do ponto de bloqueio falso e a distribuição de cada nível de dados é separada. Por outro lado, a fase do relógio permanece no ponto de falso bloqueio sem este esquema, e a distribuição de cada nível de dados é sobreposta mesmo após a sequência de adaptação. A partir deste resultado, confirma-se que o esquema de bloqueio com reconhecimento de bloqueio falso é a maneira eficaz de encontrar o ponto de bloqueio correto.
A Figura 19 mostra REFD e BER medidos em relação a cdr_tap(1), 10 sequências de adaptação diferentes são executadas em cada cdr_tap(1) para reduzir o efeito das flutuações nos parâmetros causadas pela diferença na forma como as sequências de adaptação são executadas. O REFD e BER médios com vários cdr_tap(1) são plotados como os gráficos azuis na Fig. 19. Os REFD e BER medidos usando a técnica de adaptação proposta cdr_tap(1) também são plotados como os gráficos vermelhos. Como mostrado na Figura 19, cdr_tap(1) convergiu com sucesso e REFD e BER estão próximos dos valores ótimos usando a adaptação proposta cdr_tap(1).
FIG. 19 Gráficos de (a) REFD médio e (b) BER contra cdr_tap(1) fixo a 56 Gb/s PRBS31 dos testes de loopback externo (IL=30 dB) (©2022 IEEE [19]). |
A Tabela 1 mostra uma comparação com trabalhos anteriores a 56 Gb/s. Comparado com trabalhos anteriores, nosso trabalho inclui esquema de bloqueio com reconhecimento de falso bloqueio e esquema de ajuste de fase.
5. Conclusão
Neste artigo, uma técnica para o MM CDR é proposta para permitir que o MM CDR escape de pontos de falso bloqueio, alternando os modos do comparador para o MM PD. Outra técnica para o ajuste da fase do relógio usando o parâmetro post-1-tap também é proposta para ajustar a fase do relógio até o ponto que atinge a altura máxima dos olhos. As técnicas propostas são implementadas no chip de teste fabricado em tecnologia CMOS FinFET de 16 nm. A partir dos resultados da medição, confirma-se que o MM CDR escapa com sucesso dos pontos de falso bloqueio e converge para perto do ponto ideal para grandes alturas de olho.
Agradecimentos
Este artigo é baseado nos resultados obtidos do “Projeto de Pesquisa e Desenvolvimento de Infraestruturas Aprimoradas para Sistemas de Informação e Comunicação Pós-5G” (JPNP20017), encomendado pela Organização de Desenvolvimento de Nova Energia e Tecnologia Industrial (NEDO).
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