A funcionalidade de pesquisa está em construção.
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Layout-Aware Fast Bridge/Open Test Generation by 2-Step Pattern Reordering Geração de teste aberto/ponte rápida com reconhecimento de layout por meio de reordenação de padrão em duas etapas

Masayuki ARAI, Shingo INUYAMA, Kazuhiko IWASAKI

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Resumo:

À medida que a tecnologia de fabricação de dispositivos semicondutores evolui em direção a uma maior integração e redução do tamanho dos recursos, a lacuna entre o nível de defeito estimado na fase de projeto e o relatado para dispositivos fabricados tornou-se maior, tornando mais difícil controlar o custo total de fabricação, incluindo o custo de teste e o custo para falha de campo. Para estimar a cobertura de faltas com mais precisão considerando as probabilidades de ocorrência de faltas, propusemos uma estimativa ponderada de cobertura de faltas com base na área crítica correspondente a cada falta. Anteriormente, diferentes modelos de falhas eram tratados separadamente; portanto, a eficiência da compactação de padrões e o tempo de execução não foram otimizados. Neste estudo, propomos um esquema de geração de padrões de teste rápido que considera pontes ponderadas e cobertura de faltas abertas de forma integrada. O esquema proposto aplica a geração de padrões de teste em duas etapas, onde os padrões de teste gerados na segunda etapa que visam apenas falhas de ponte são reordenados com uma janela de busca de tamanho fixo, alcançando O(n) complexidade computacional. Resultados experimentais indicam que com 10% do tamanho inicial da falha alvo e um tamanho de janela pequeno e fixo, o esquema proposto atinge aproximadamente 100 vezes a redução do tempo de execução quando comparado ao reordenamento simples baseado em gananciosa, em troca de um incremento de contagem de padrões de cerca de 5%.

Publicação
IEICE TRANSACTIONS on Fundamentals Vol.E101-A No.12 pp.2262-2270
Data de publicação
2018/12/01
Publicitada
ISSN online
1745-1337
DOI
10.1587/transfun.E101.A.2262
Tipo de Manuscrito
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
Categoria

autores

Masayuki ARAI
  Nihon University
Shingo INUYAMA
  Tokyo Metropolitan University
Kazuhiko IWASAKI
  Tokyo Metropolitan University

Palavra-chave