A funcionalidade de pesquisa está em construção.
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Interconnect-Aware Pipeline Synthesis for Array-Based Architectures Síntese de pipeline com reconhecimento de interconexão para arquiteturas baseadas em array

Shanghua GAO, Hiroaki YOSHIDA, Kenshu SETO, Satoshi KOMATSU, Masahiro FUJITA

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Resumo:

Na era do submícron profundo, os atrasos de interconexão estão se tornando um dos fatores mais importantes que podem afetar o desempenho no projeto VLSI. Muitas pesquisas de ponta em síntese de alto nível tentam considerar o efeito dos atrasos de interconexão. Estas pesquisas de fato alcançam melhor desempenho em comparação com as tradicionais que ignoram os atrasos de interconexão. Entretanto, quando aplicações contêm loops grandes, ainda há muito espaço para melhorar o desempenho explorando o paralelismo. Neste artigo, propomos, pela primeira vez, um método para utilizar técnicas de pipeline e levar em consideração os atrasos de interconexão, de modo a melhorar a qualidade da síntese de alto nível. O método proposto possui as duas características a seguir: 1) separa a consideração do atraso de interconexão do atraso de computação e permite transferência e computação simultânea de dados; 2) pertence ao framework de escalonamento módulo, no sentido de que todas as iterações possuem escalonamentos idênticos e são iniciadas periodicamente. Avaliamos nosso método a partir de dois pontos de vista diferentes. Primeiramente, comparamos nosso método com uma síntese de alto nível com reconhecimento de interconexão existente que não utiliza técnicas de pipelining, e os resultados experimentais mostram que nosso método pode obter uma melhoria de desempenho de cerca de 3.4 vezes, em média. Em segundo lugar, comparamos nosso método com uma síntese de pipeline existente que não considera atrasos de interconexão, e os resultados mostram que nosso método pode obter, em média, uma melhoria de desempenho de cerca de 1.5 vezes. Além disso, também avaliamos nossa arquitetura proposta e os resultados experimentais demonstram que ela é melhor que a arquitetura existente em [1].

Publicação
IEICE TRANSACTIONS on Fundamentals Vol.E92-A No.6 pp.1464-1475
Data de publicação
2009/06/01
Publicitada
ISSN online
1745-1337
DOI
10.1587/transfun.E92.A.1464
Tipo de Manuscrito
PAPER
Categoria
Tecnologia de Design VLSI e CAD

autores

Palavra-chave