A funcionalidade de pesquisa está em construção.
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A Bandwidth Optimized, 64 Cycles/MB Joint Parameter Decoder Architecture for Ultra High Definition H.264/AVC Applications Uma arquitetura de decodificador de parâmetro conjunto de 64 ciclos/MB com largura de banda otimizada para aplicações H.264/AVC de ultra alta definição

Jinjia ZHOU, Dajiang ZHOU, Xun HE, Satoshi GOTO

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Resumo:

Neste artigo, a arquitetura VLSI de um decodificador de parâmetros conjuntos é proposta para realizar o cálculo do vetor de movimento (MV), modo de predição intra (IPM) e força de limite (BS) para aplicações H.264/AVC de ultra alta definição. Para esta arquitetura, um pipeline de 64 ciclos por MB com modos de controle simplificados foi projetado para aumentar o rendimento do sistema e reduzir o custo de hardware. Além disso, para poupar largura de banda de memória, os dados que incluem a informação de movimento para a imagem co-localizada e a última linha descodificada são pré-processados ​​antes de serem armazenados na DRAM. Um formato de armazenamento baseado em partição é aplicado para condensar os dados em nível de MB, enquanto o método de compactação baseado em codificação de comprimento variável é utilizado para reduzir o tamanho dos dados em cada partição. Resultados experimentais mostram que nosso projeto é capaz de realizar 3840Decodificação de 2160@60 fps em menos de 133 MHz, com portas lógicas de 37.2 k. Entretanto, ao aplicar o esquema proposto, consegue-se uma poupança de largura de banda de 85-98%, em comparação com o armazenamento da informação original a cada 44 blocos para DRAM.

Publicação
IEICE TRANSACTIONS on Fundamentals Vol.E93-A No.8 pp.1425-1433
Data de publicação
2010/08/01
Publicitada
ISSN online
1745-1337
DOI
10.1587/transfun.E93.A.1425
Tipo de Manuscrito
Special Section PAPER (Special Section on Signal Processing)
Categoria
Tecnologia de Design VLSI e CAD

autores

Palavra-chave