A funcionalidade de pesquisa está em construção.
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SystemVerilog-Based Verification Environment Employing Multiple Inheritance of SystemC Ambiente de verificação baseado em SystemVerilog que emprega herança múltipla de SystemC

Myoung-Keun YOU, Gi-Yong SONG

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Resumo:

Neste artigo, descrevemos um ambiente de verificação baseado em um testbench em camadas aleatórias restritas usando SystemVerilog OOP. Como a técnica SystemVerilog OOP não permite herança múltipla, adotamos SystemC para projetar componentes de um ambiente de verificação que empregam herança múltipla. Em seguida, a unidade de design SystemC é vinculada a um ambiente de verificação baseado em SystemVerilog usando SystemVerilog DPI e macro ModelSim. O emprego de herança múltipla de SystemC torna a fase de design do ambiente de verificação simples e fácil por meio da reutilização do código-fonte sem corrupção devido à herança única de vários níveis.

Publicação
IEICE TRANSACTIONS on Fundamentals Vol.E93-A No.5 pp.989-992
Data de publicação
2010/05/01
Publicitada
ISSN online
1745-1337
DOI
10.1587/transfun.E93.A.989
Tipo de Manuscrito
LETTER
Categoria
Tecnologia de Design VLSI e CAD

autores

Palavra-chave