A funcionalidade de pesquisa está em construção.
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Power Estimation and Reduction of CMOS Circuits Considering Gate Delay Estimativa de potência e redução de circuitos CMOS considerando atraso de porta

Hiroaki UEDA, Kozo KINOSHITA

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Resumo:

Neste artigo, propomos um método, denominado PORT-D, para otimizar circuitos lógicos CMOS para reduzir a dissipação média de potência. PORT-D é um método extensional de PORT. Enquanto o PORT reduz a dissipação média de potência no modelo de atraso zero, o PORT-D reduz a dissipação média de potência levando em consideração o atraso do portão. No PORT-D, a dissipação média de potência é estimada pelo método BDD traversal revisado. O método de passagem BDD revisado calcula a atividade de comutação da saída da porta construindo OBDDs sem representar a condição de comutação de uma saída da porta. O PORT-D modifica o circuito para reduzir a dissipação média de potência, onde são encontradas transformações que reduzem a dissipação média de potência utilizando funções permitidas. Resultados experimentais para circuitos de benchmark mostram que o PORT-D reduz a dissipação média de potência mais do que o número de transistores. Além disso, modificamos o PORT-D para ter alta capacidade de redução de potência. No método revisado, denominado PORT-MIX, é implementada uma estratégia de mistura de PORT e PORT-D. Resultados experimentais mostram que o PORT-MIX tem maior capacidade de redução de potência e maior capacidade de otimização de área do que o PORT-D.

Publicação
IEICE TRANSACTIONS on Information Vol.E82-D No.1 pp.301-308
Data de publicação
1999/01/25
Publicitada
ISSN online
DOI
Tipo de Manuscrito
PAPER
Categoria
Sistemas de computador

autores

Palavra-chave