A funcionalidade de pesquisa está em construção.
A funcionalidade de pesquisa está em construção.

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. ex. Some numerals are expressed as "XNUMX".
Copyrights notice

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. Copyrights notice

Hybrid BIST Design for n-Detection Test Using Partially Rotational Scan Projeto Híbrido BIST para n-Teste de detecção usando varredura parcialmente rotacional

Kenichi ICHINO, Takeshi ASAKAWA, Satoshi FUKUMOTO, Kazuhiko IWASAKI, Seiji KAJIHARA

  • Exibições de texto completo

    0

  • Cite isto

Resumo:

An n-o teste de detecção de falhas travadas pode ser usado não apenas para testes de falhas com atraso, mas também para detecção de falhas não modeladas. Desenvolvemos um circuito BIST híbrido; isto é, um método que consiste em um registrador de deslocamento com rotação parcial e um procedimento que seleciona vetores de teste dos ATPG. Este método de teste pode realizar testes em velocidade com alta cobertura de falhas travadas. Durante o teste em velocidade, um subconjunto dos vetores ATPG é inserido usando um testador de baixa velocidade. Simulações computacionais nos circuitos ISCAS'85, ISCAS'89 e ITC'99 são conduzidas para n = 1, 2, 3, 5, 10 e 15. Os resultados da simulação mostram que a quantidade de vetores de teste pode ser reduzida para uma faixa de 52.3% a 0.9% em comparação com a dos vetores ATPG. Como resultado, o método proposto pode reduzir o custo dos testes em velocidade.

Publicação
IEICE TRANSACTIONS on Information Vol.E85-D No.10 pp.1490-1497
Data de publicação
2002/10/01
Publicitada
ISSN online
DOI
Tipo de Manuscrito
Special Section PAPER (Special Issue on Test and Verification of VLSI)
Categoria
ESTÁ

autores

Palavra-chave