A funcionalidade de pesquisa está em construção.
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Reduction of the Target Fault List and Fault Simulation Method for Crosstalk Faults in Clock-Delayed Domino Circuits Redução da lista de falhas alvo e método de simulação de falhas para falhas de diafonia em circuitos dominó com atraso de clock

Kazuya SHIMIZU, Takanori SHIRAI, Masaya TAKAMURA, Noriyoshi ITAZAKI, Kozo KINOSHITA

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Resumo:

Nos últimos anos, a lógica dominó tem recebido muita atenção como técnica de projeto de circuitos de alta velocidade. No entanto, no caso da lógica dominó padrão, apenas funções não inversoras são permitidas. Então, a lógica dominó com atraso de clock (CD) que fornece qualquer função lógica é proposta para superar tal desvantagem do dominó. Além disso, os circuitos dominó são mais sensíveis ao ruído do circuito em comparação com os circuitos CMOS estáticos. Em particular, o crosstalk causa problemas críticos. Portanto, focamos nossa atenção nas falhas de diafonia em circuitos dominó CD. No entanto, em circuitos dominó CD, existem falhas que não propagam valores defeituosos para nenhuma saída primária, mesmo que pulsos de diafonia sejam gerados. Em seguida, removemos essas falhas da lista de falhas alvo considerando estruturas de circuitos dominó CD e realizamos uma simulação de falhas para a lista reduzida de falhas alvo usando dois tipos de método de simulação de falhas juntos. Realizamos circuitos dominó CD em VHDL e realizamos a simulação de falta proposta para a parte combinacional de alguns circuitos de benchmark do ISCAS'89 em um simulador VHDL. A cobertura de falhas para vetores aleatórios foi obtida para s27 a s1494 sob a limitação do tempo de simulação.

Publicação
IEICE TRANSACTIONS on Information Vol.E85-D No.10 pp.1526-1533
Data de publicação
2002/10/01
Publicitada
ISSN online
DOI
Tipo de Manuscrito
Special Section PAPER (Special Issue on Test and Verification of VLSI)
Categoria
Teste e diagnóstico de falhas de temporização

autores

Palavra-chave