A funcionalidade de pesquisa está em construção.
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IDDQ Test Time Reduction by High Speed Charging of Load Capacitors of CMOS Logic Gates Redução do tempo de teste IDDQ por carregamento de alta velocidade de capacitores de carga de portas lógicas CMOS

Masaki HASHIZUME, Teppei TAKEDA, Masahiro ICHIMIYA, Hiroyuki YOTSUYANAGI, Yukiya MIURA, Kozo KINOSHITA

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Resumo:

Neste artigo, uma técnica útil é proposta para a realização de testes IDDQ de alta velocidade. Usando a técnica, os capacitores de carga das portas lógicas CMOS podem ser carregados rapidamente, cujos valores lógicos de saída mudam de L para H aplicando um vetor de entrada de teste a um circuito em teste. A técnica é aplicada em IDDQ design do sensor e externo IDDQ projeto do sensor. É demonstrado experimentalmente que testes IDDQ de alta velocidade podem ser realizados usando a técnica.

Publicação
IEICE TRANSACTIONS on Information Vol.E85-D No.10 pp.1534-1541
Data de publicação
2002/10/01
Publicitada
ISSN online
DOI
Tipo de Manuscrito
Special Section PAPER (Special Issue on Test and Verification of VLSI)
Categoria
Teste atual

autores

Palavra-chave