A funcionalidade de pesquisa está em construção.
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A High-Throughput VLSI Architecture for LZFG Data Compression Uma arquitetura VLSI de alto rendimento para compactação de dados LZFG

Jin-Ming CHEN, Che-Ho WEI

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Resumo:

Este artigo apresenta uma arquitetura VLSI de alto rendimento para compactação e descompactação de dados LZFG. Para reduzir o custo de hardware e manter os sistemas de numeração do nó interior e do nó folha, modificamos a estrutura de dados original do LZFG. Comparado com a árvore LZFG original, o número de caracteres em nossa estrutura de dados LZFG modificada deve ser maior que um para estabelecer um novo nó interior abaixo do nó raiz no novo nó. Enquanto isso, esta arquitetura emprega uma série de células de codificação com memória endereçável de conteúdo (CAM) para pesquisar a correspondência mais longa e manter a árvore de dados LZFG durante os processos de codificação e decodificação. Ao usar o design paralelo, o compressor e o descompressor podem manter uma alta taxa de bits constante para codificar e decodificar um caractere por ciclo de clock, ou seja, é diretamente proporcional à taxa de clock operacional, mas independente dos tamanhos do dicionário de palavras e o arquivo de entrada. Usando a tecnologia de silício CMOS de 0.25 µm, a frequência de clock operacional pode chegar a 85 MHz. Algumas células de codificação não direcionadas serão desativadas para reduzir o consumo de energia durante a operação de comparação. Portanto, esta arquitetura pode ser facilmente aplicada em sistemas de comunicação e armazenamento de dados de alta velocidade em tempo real.

Publicação
IEICE TRANSACTIONS on Information Vol.E85-D No.3 pp.497-509
Data de publicação
2002/03/01
Publicitada
ISSN online
DOI
Tipo de Manuscrito
PAPER
Categoria
Sistemas VLSI

autores

Palavra-chave