A funcionalidade de pesquisa está em construção.
A funcionalidade de pesquisa está em construção.

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. ex. Some numerals are expressed as "XNUMX".
Copyrights notice

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. Copyrights notice

GPU-Accelerated Estimation and Targeted Reduction of Peak IR-Drop during Scan Chain Shifting Estimativa acelerada por GPU e redução direcionada do pico de queda de IR durante a mudança da cadeia de varredura

Shiling SHI, Stefan HOLST, Xiaoqing WEN

  • Exibições de texto completo

    0

  • Cite isto

Resumo:

A alta dissipação de potência durante o teste de varredura geralmente causa perda indevida de rendimento, especialmente para circuitos de baixa potência. Um dos principais motivos é que a queda de IR resultante no modo shift pode corromper os dados de teste. Uma abordagem comum para resolver este problema é o deslocamento parcial, no qual múltiplas cadeias de varredura são formadas e apenas um grupo de cadeias de varredura é deslocado por vez. No entanto, os métodos existentes baseados em deslocamentos parciais sofrem de dois problemas principais: (1) sua estimativa de queda de IR não é suficientemente precisa ou computacionalmente muito cara para ser feita para cada ciclo de deslocamento; (2) o deslocamento parcial é, portanto, aplicado a todos os ciclos de deslocamento, resultando em um longo tempo de teste. Este artigo aborda esses dois problemas com um novo método de mudança de varredura com reconhecimento de queda de IR, apresentando: (1) Estimativa de queda de IR baseada em ciclo (CIDE) suportada por um simulador de energia dinâmica acelerado por GPU para encontrar rapidamente ciclos de mudança potenciais com excesso pico de queda de IR; (2) um método de agendamento de turno de varredura que gera um agrupamento de cadeia de varredura direcionado para cada ciclo de turno considerado para reduzir o impacto no tempo de teste. Experimentos em circuitos de benchmark ITC'99 mostram que: (1) o CIDE é computacionalmente viável; (2) o cronograma de mudança de varredura proposto pode atingir um pico global de redução de queda de IR de até 47%. Sua eficiência de escalonamento é em média 58.4% maior do que a de um método típico existente, o que significa que nosso método tem menos tempo de teste.

Publicação
IEICE TRANSACTIONS on Information Vol.E106-D No.10 pp.1694-1704
Data de publicação
2023/10/01
Publicitada
2023/07/07
ISSN online
1745-1361
DOI
10.1587/transinf.2023EDP7011
Tipo de Manuscrito
PAPER
Categoria
Computação confiável

autores

Shiling SHI
  Kyushu Institute of Technology
Stefan HOLST
  Kyushu Institute of Technology
Xiaoqing WEN
  Kyushu Institute of Technology

Palavra-chave