A funcionalidade de pesquisa está em construção.
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FPGA-based Garbling Accelerator with Parallel Pipeline Processing Acelerador Garbling baseado em FPGA com processamento de pipeline paralelo

Rin OISHI, Junichiro KADOMOTO, Hidetsugu IRIE, Shuichi SAKAI

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Resumo:

À medida que mais e mais programas lidam com informações pessoais, aumenta a demanda por um tratamento seguro de dados. O protocolo que atende a essa demanda é denominado Avaliação de função segura (SFE) e tem atraído muita atenção do ponto de vista da proteção da privacidade. No SFE bipartido, duas partes mutuamente não confiáveis ​​calculam uma função arbitrária em suas respectivas entradas secretas, sem divulgar qualquer informação além da saída da função. Por exemplo, é possível executar um programa protegendo ao mesmo tempo informações privadas, como informações genômicas. O circuito ilegível (GC) — um método de ofuscação de programa no qual o programa é dividido em portas e a saída é calculada usando uma cifra de chave simétrica para cada porta — é um método eficiente para esse propósito. No entanto, o GC é computacionalmente caro e tem uma sobrecarga significativa mesmo com um acelerador. Nós nos concentramos na aceleração de hardware devido à natureza do GC, que é limitado a certos tipos de cálculos, como criptografia e XOR. Neste artigo, propomos uma arquitetura que acelera a distorção executando vários mecanismos de distorção simultaneamente com base no mais recente acelerador GC baseado em FPGA. Nesta arquitetura, os gerentes são apresentados para executar várias linhas de processamento de pipeline simultaneamente. Também propomos uma implementação otimizada de RAM para este acelerador FPGA. Como resultado, ele alcança uma melhoria média de desempenho de 26% na distorção do mesmo conjunto de programas, em comparação com o acelerador de distorção de última geração (SOTA).

Publicação
IEICE TRANSACTIONS on Information Vol.E106-D No.12 pp.1988-1996
Data de publicação
2023/12/01
Publicitada
2023/08/02
ISSN online
1745-1361
DOI
10.1587/transinf.2023PAP0002
Tipo de Manuscrito
Special Section PAPER (Special Section on Forefront Computing)
Categoria

autores

Rin OISHI
  The University of Tokyo
Junichiro KADOMOTO
  The University of Tokyo
Hidetsugu IRIE
  The University of Tokyo
Shuichi SAKAI
  The University of Tokyo

Palavra-chave