A funcionalidade de pesquisa está em construção.
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Design for Delay Fault Testability of 2-Rail Logic Circuits Projeto para testabilidade de falha de atraso de circuitos lógicos de 2 trilhos

Kentaroh KATOH, Kazuteru NAMBA, Hideo ITO

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Resumo:

Este artigo apresenta um projeto de varredura para testabilidade de faltas por atraso de circuitos lógicos de 2 trilhos. Os flip-flops usados ​​no projeto de varredura são baseados em mestre-escravo. O projeto de varredura proposto fornece cobertura completa de falhas em testes de falhas de atraso de circuitos lógicos de 2 trilhos. No teste de dois padrões com o projeto de varredura proposto, os vetores iniciais são definidos usando a operação set-reset, e a operação de varredura para vetores iniciais não é necessária. Conseqüentemente, o tempo de aplicação do teste é reduzido para cerca de metade do design de digitalização aprimorado. Como a função adicional é apenas a operação de reinicialização da trava escrava, a sobrecarga de área é pequena. A avaliação mostra que as diferenças na sobrecarga de área do projeto de varredura proposto em relação ao projeto de varredura padrão e ao projeto de varredura aprimorado são de 2.1 e -14.5 por cento em média, respectivamente.

Publicação
IEICE TRANSACTIONS on Information Vol.E92-D No.2 pp.336-341
Data de publicação
2009/02/01
Publicitada
ISSN online
1745-1361
DOI
10.1587/transinf.E92.D.336
Tipo de Manuscrito
LETTER
Categoria
Computação confiável

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Palavra-chave