A funcionalidade de pesquisa está em construção.
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Design for Delay Fault Testability of Dual Circuits Using Master and Slave Scan Paths Projeto para testabilidade de falha por atraso de circuitos duplos usando caminhos de varredura mestre e escravo

Kentaroh KATOH, Kazuteru NAMBA, Hideo ITO

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Resumo:

Este artigo propõe um projeto de varredura para testabilidade de falhas por atraso de circuitos duplos. No modo de operação normal, cada flip-flop de varredura proposto opera como um flip-flop mestre-escravo. No modo de teste, o projeto de varredura proposto executa a operação de varredura usando dois caminhos de varredura, ou seja, caminho de varredura mestre e caminho de varredura escravo. O caminho de varredura mestre consiste em latches mestres e o caminho de varredura escravo consiste em latches escravos. No projeto de varredura proposto, dois padrões arbitrários podem ser configurados para flip-flops de circuitos duplos. Portanto, ele alcança cobertura completa de falhas para testes de falhas de atraso testáveis ​​robustos e não robustos. Não requer trava extra, ao contrário do design de digitalização aprimorado. Assim, a sobrecarga de área é baixa. A avaliação mostra que o tempo de aplicação do teste do projeto de varredura proposto é 58.0% daquele do projeto de varredura aprimorado, e a sobrecarga de área do projeto de varredura proposto é 13.0% menor que a do projeto de varredura aprimorado. Além disso, no teste de circuitos únicos, ele alcança cobertura completa de falhas em testes de falhas de atraso testáveis ​​robustos e não robustos. Requer menor volume de dados de teste do que o design de varredura aprimorada em testes de circuitos únicos.

Publicação
IEICE TRANSACTIONS on Information Vol.E92-D No.3 pp.433-442
Data de publicação
2009/03/01
Publicitada
ISSN online
1745-1361
DOI
10.1587/transinf.E92.D.433
Tipo de Manuscrito
PAPER
Categoria
Computação confiável

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Palavra-chave