A funcionalidade de pesquisa está em construção.
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A Low Power SOC Architecture for the V2.0+EDR Bluetooth Using a Unified Verification Platform Uma arquitetura SOC de baixo consumo de energia para Bluetooth V2.0 + EDR usando uma plataforma de verificação unificada

Jeonghun KIM, Suki KIM, Kwang-Hyun BAEK

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Resumo:

Este artigo apresenta uma arquitetura System on Chip (SOC) de baixo consumo de energia para Bluetooth v2.0+EDR (Enhanced Data Rate) e suas aplicações. Nosso projeto inclui um controlador de link, modem, transceptor RF, codec de sub-banda (SBC), processador de computador com conjunto de instruções expandido (ESIC) e periféricos. Para diminuir o consumo de energia do SOC proposto, reduzimos a transferência de dados usando uma memória de porta dupla, incluindo uma unidade de gerenciamento de energia, e uma abordagem de clock gated. Também abordamos alguns dos problemas e benefícios do ambiente reutilizável e unificado em uma estrutura de dados centralizada e plataforma de verificação SOC. Isto inclui flexibilidade no cumprimento dos requisitos finais utilizando ferramentas independentes de tecnologia sempre que possível em vários processos e projetos. Os outros objetivos deste trabalho são minimizar os esforços de design, evitando o mesmo trabalho feito duas vezes por pessoas diferentes e reutilizando o ambiente e plataforma semelhantes para projetos diferentes. Este chip ocupa um tamanho de matriz de 30 mm2 em CMOS de 0.18 µm, e a pior corrente do chip total é 54 mA.

Publicação
IEICE TRANSACTIONS on Information Vol.E93-D No.9 pp.2500-2508
Data de publicação
2010/09/01
Publicitada
ISSN online
1745-1361
DOI
10.1587/transinf.E93.D.2500
Tipo de Manuscrito
PAPER
Categoria
Computer System

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Palavra-chave